Устройство для управления обменом информации

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ .ОБМЕНОМ ИНФОРМАЦИИ, содержащее приемопередатчик , состоящий из элементов И, регистра .признака, регистра байта данных, первогоD-триггера, двух R5-триггеров, элемента ИЛИ, мультиплексора, первого счетчика и регистра сдвига, причем первый и второй входы первого элемента И являются соответственно входами старшего разряда адреса и записи устройства, а выход соединен с первыми входами второго и третьего элементов И, вторые входы которых объединены и являются входом младшего разряда адреса устройства, вьиоды второго и третьего элементов И соединены с управляющими входами регистра признака и регистра байта данных, информационные входы которых образуют вход данных устройства, а выходы соединены с информационными входами мультиплексора, выход которого соединен с информационным входом регистра сдвига, вход сброса устройства - с первым входом элемен-г та ИЛИ,R -входом первого R5-триггера и сбросовым входом первого счет ика , счетный вход которого и сдвиговый вход регистра сдвига соединены с выходом четвертого элемента И, первый вход которого соединен с выходом первого PS-триггера, 5-вход которого соединен с выходом первого элемента И, выходы третьего элемента И и элемента ИЛИ соединены с установочными входами первого D-триггера , прямой и инверсный выходы которого соединены с управляющими входами мультиплексора и установочными входами второго Рбттриггера, С-вход которого и управляющий вход регистра сдвига соединены с первым 9 выходом счетчика, второй выход которого соединен с вторым входом элемента ИЛИ, прямой выход первого -триггера является выходом запроса передачи устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит пятый, шестой и седьмой элементы И, вторые D-триггер, элемент ИЛИ и счетО СО чик, причем тактовый вход устройства соединен с С-входом второго 3)-триг | гера, первым инверсным входом пятого fO СР элемента И и инверсным входом шестого элемента И, вьрсод второго счетчика соединен с вторым инверсным входом пятого элемента И и инверсным входом седьмого элемента И, прямой вход которого соединен с выходом регистра сдвига, а выход - с прямьм входом шестого элемента И,Г -входом второго D -триггера и является информационным выходом устройства, инверсный выход второго Г-триггера соединен с перовым входом второго эле ,мента ИЛИ, второй вход которого сое

СОЮЗ СОВЕТСНИХ

И Ч

РЕСПУБЛИН

09) 01) 3u11 G 06 Р 3/04

Й L ":

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТЮЕННЬЮ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3358242/18-24 (22) 25.11.81 (46) 23.08.84. Бюл. В 31 (72) Г.В. Зеленко, М.А. Кукин, В.В. Панов и С.Н. Попов (71) Московский институт электронного машиностроения (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

Ф 682890, кл. G 06 F 3/04, 1976.

2. Патент ФРГ У 2813382, кл. G 06 F 3/04, 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ОБМЕНОМ ИНФОРМАЦИИ, содержащее при емопередатчик, состоящий из элементов И, регистра .признака, регистра байта данных, первого Э -триггера, двух R5-триггеров, элемента ИЛИ, мультиплексора, первого счетчика и регистра сдвига, причем первый и второй входы первого элемента И являются соответственно входами старшего разряда адреса и записи устройства, а выход соединен с первыми входами второго и третьего элементов И, вторые входы которых объединены и являются входом младшего разряда адреса устройства, вьрсоды второго и третьего элементов И соединены с управляющими входами регистра признака и регистра байта данных, информационные входы которых образуют вход данных устройства, а выходы соединены с информационными входами мультиплексора, выход которого соединен с информационным входом регистра сдвига, вход сброса устройства — с первым входом элемен-. та ИЛИ, R --входом первого RS-триггера и сбросовым входом первого счетчика, счетный вход которого и сдвиговый вход регистра сдвига соединены с выходом четвертого элемента И, первый вход которого соединен с вью ходом первого R5 -триггера, 5 -вход которого соединен с выходом первого элемента И, выходы третьего элемента И и элемента ИЛИ соединены с установочными входами первого D --триггера, прямой и инверсный выходы которого соединены с управляющими входами мультиплексора и установочными входами второго RS-.òðèããåðà, С-вход которого и управляющий вход регистра сдвига соединены с первым выходом счетчика, второй выход которого соединен с вторым входом элемента ИЛИ, прямой вьмод первого

j)-триггера является выходом запроса передачи устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно содержит пятый, шестой и седьмой элементы И, вторые D --триггер, элемент ИЛИ и счет- чик, причем тактовый вход устройства соединен с С-входом второго Э-триггера, первым инверсным входом пятого ! элемента И и инверсным входом шестого элемента И, выход второго счетчика соединен с вторым инверсным входом пятого эЛемента И и инверсным входом седьмого элемента И, прямой вход которого соединен с выходом регистра сдвига, а выход — с прямым входом шестого элемента И, 3 -входом второгоD -триггера и является информационным вьпсодом устройства, инверсный выход второго D -триггера соединен с первым входом второго эле,мента ИЛИ, второй вход которого соединен с инверсным выходом второго 1gI5-триггера, а выход — с входом сброса второго счетчика и 5-входом второго 9 -триггера, выход пятого

1109729 элемента И соединен с вторым входом четвертого элемента И, выход шестого элемента И вЂ” со счетным входом второго счетчика.

Изобретение относится к вычислительной технике, а более конкретно— к вводным и выводным устройствам для передачи данных, и может быть использовано для первичной обработки данных, передаваемых по дискретным каналам передачи данных, в узлах обработки или узлах коммутации сообщений в АСУ или в сетях ЭВМ.

Известно устройство, предназначенное для предварительной обработки и обмена данными по дискретным каналам передачи данных и между ЭВМ и используемое в узлах обработки данных или узлах коммутации сообщений в АСУ. Оно содержит блок управления, ПЗУ команд, арифметический блок, оперативный запоминающий блок, блок регистров общего назначения, счетчик сдвигов, дешифратор нуля, регистр промежуточного результата, регистр результата, коммутатор и блок сумматоров по модулю два (1 ).

Ввиду использования большого количества функциональных блоков различного назначения с большим числом связей между ними данное устройство имеет большие габариты, низкую надежность и высокую стоимость.

Наиболее блИзким по сущности технического решения к изобретению является процессор передачи данных, содержащий блок управления, включающий микропроцессор, а также тактовый генератор и узел управления доступом к шине, блок памяти программ, буфер данных, генератор контрольной последовательности, вспомогательный блок управления, включающий таймер и задающий генератор скорости обмена данными, блок универсального синхро-асинхронного приемопередатчика, блок контроллера прерываний и блок программирующего сопряжения с параллельным каналом ".23.

Однако известный процессор передачи данных имеет низкое быстродействие вследствие того, что реализация функций управления передачей данных осуществляется только программным путем.

5 Цель изобретения — повышение быстродействия устройства.

Укаэанная цель достигается тем, что устройство для управления обме1О ком информации, содержащее приемопередатчик, состоящий из элементов

И, регистра признака, регистра байта данных, первогоЭ -триггера, двух

ЯВ-триггеров, элемента ИЛИ, мультиплексора, первого счетчика и регистра сдвига, причем первый и второй входы первого элемента И являются соответственно входами старшего разряда адреса и записи устройства, а

3Q выход соединен с первыми входами второго и третьего элементов И, вторые входы которых объединены и являются входом младшего разряда адреса устройства, выходы второго и

25 третьего элементов И соединены с управляющими входами регистра признака и регистра байта данных,информационные входы которых образуют вход данных устройства, а выходы соединеЗ0 ны с информационными входами мультиплексора, выход которого соединен с информационным входом регистра сдвига, вход сброса устройства — с первым входом элемента ИЛИ, Й -входом первого Р5-триггера и сбросовым входом первого счетчика, счетный вход которого и сдвиговый вход регистра сдвига соединены с выходом четвертого- элемента И, первый вход которого

40 соединен с выходом nepBoroRS-триггера, S-вход которого соединен с выходом первого элемента И, выходы третьего элемента И и элемента ИЛИ .соединены с установочными входами первого Э -триггера, прямой и инверсный выходы которого соединены с управляющими входами мультиплексора

1109729 и установочными входами второго

RS-триггера, С-вход которого и уп" равляющий вход регистра сдвига соединены с первым выходом счегчика, I второй выход которого соединен с вторым входом элемента ИЛИ, прямой выход первого B-триггера является выходом запроса передачи устройства, .содержит пятый, шестой и седьмой элементы И, вторые З-триггер, элемент ИЛИ и счетчик, причем тактовый вход устройства соединен с С"входом второго 3 -триггера, первым инверсным входом пятого элемента И и инверсным входом шестого элемента И, выход второго счетчика соединен с вторым инверсным входом пятого элемента И и инверсным входом седьмого элемента И, прямой вход которого соединен с выходом регистра сдвига, а выход - с прямым входом шестого элемента И, 3 -входом второго 3-триггера и является информационным выходом устройства, инверсный выход второго 3-триггера соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с инверсным выходом второго g5 -триггера, а выход — с входом сброса второго счетчика и g-входом второго 3 -триггера, . выход пятого элемента И соединен с вторым входом четвертого элемента И, выход шестого элемента И вЂ” со счетным входом второго счетчика.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит первый 1, второй 2, третий 3, четвертый 4, пятый

5, шестой 6 и седьмой 7 элементы И, регистр 8 признака, регистр 9 байта данных,первый 10 и второй 11

D-триггеры, первый Р5 -триггер 12, второй (тактируемый) RS -триггер 13, первый 14 и второй 15 элементы ИЛИ, мультиплексор 16, первый 17 и второй 18 (двоичные) счетчики, регистр

19 сдвига, вход 20 младшего разряда адреса, вход 21 старшего разряда адреса, вход 22 записи, входную шину 23 данных, вход 24 сброса, тактовый вход 25, выход 26 запроса передачи и информационный выход 27 устройства.

Устройство работает следующим образом.

При инициализации работы устройства сигнал на выходе 24 сброса, поступающий на R-вход первого 85-триггера 12 и на сбросовый вход первого счетчика 17, устанавливает их в исходное состояние. Одновременно положительный фронт этого сигнала, проходя через первый элемент ИЛИ 14 по его первому входу, поступает на

С-вход первого Э-триггера 10 и устанавливает его в исходное состояние.

При загрузке в приемопередатчик признака, используемого для синхронизации передачи данных, на первый и второй входь первого элемента И 1 соответственно по входу 21 старшего разряда адреса и по входу 22 записи поступают сигналы, вызывающие появд ление положительного сигнала на его выходе. При этом сигнал на входе 20 младшего разряда адреса обеспечивает появление сигнала на выходе второго элемента И 2, что вызывает за20 лись признака с входной шины 23 данных в регистр 8 признака. Состояние первого 3 -триггера 10 в этом случае обеспечивает посредством положительного сигнала на его инверсном выходе

25 прохождение через мультиплексор 16 на информационный вход регистра 19 сдвига сигнала с выхода регистра 8 признака. Одновременно сигнал с выхода первого элемента И 1 устанавЗО ливает по 5 -входу первый R5 триггер

12, что вызывает прохожцение тактовых импульсов с выхода пятого элемента И 5 на второй вход четвертого элемента И 4.

Появление тактового импульса на выходе четвертого элемента И 4, связанном со счетным входом первого счетчика 17 и сдвиговым входом сдвигового регистра 19, вызывает изменение на 1 состояние счетчика 17 и появление сигнала на его первом выходе, связанном с управляющим входом регистра 19 сдвига и С-входом второго R5-триггера 13. При этом обеспечивается параллельное занесение информации в регистр 19 сдвига с его информационного входа, а также тактирование второгоР5-триггера 13, на выходе которого появляется сигнал, свидетельствующий о передаче на информационный выход 17 устройства признака, используемого для синхро низации передачи данных. Следующий тактовый импульс на тактовом входе

25 вызовет сдвиг на один разряд содержимого сдвигового регистра 19 и изменит состояние первого счетчика

17, второй выход которого связан с вторым отходом первого элемента

Еслй результат подсчета меньше 5, байт данных в последовательной форме.поступает на прямой вход седьмого элемента И 7 и без изменения пе редается на информационный выход 27 устройства. При достижении вторым счетчиком 18 состояйия, соответствующего прохождению на информационный выход 27 устройства пяти бит логической "1", сигнал с выхода вто ° рого счетчика 18 запрещает прохожЕсли к моменту завершения передачи с выхода регистра 19 сдвига последнего разряда передаваемого байта данных в регистр 9 байта данных не будет загружен новый байт данных, то, через мультиплексор 16 в регистр 19 сдвига будет записан сигнал с выхода регистра 8 признака, и работа устройства повторится.

S 1109729 Ь

ИЛИ 14. Состояние счетчика 17 периI

Появление сигнала на сигнала на выходе второодически повторяется через 8 такто- I ro RS-триггера 13, свидетельствуювых импульсов на его счетном входе. щего о передаче с выхода регистра 19

Прлмой выход первого Р-триггера сдвига байта признака и поступающе10 связан с выходом 26 запроса пе- 5 го на второй вход второго элемента редачи устройства. Поэтому его yc- ИЛИ 15, вызывает сброс второго счеттановка по С-входу вызывает появ- чика 18 в исходное состояние. При ление сигнала на выходе 26 запроса этом обеспечивается прохождение передачи, что приводит к загрузке. тактовых импульсов с тактового вхов приемопередатчик очередного байта 10 да 25 устройства через пятый эле данных для передачи. При этом на мент И 5 на второй вход четвертого выходе первого элемента И 1 вновь -элемента И 4, а также прохождение в появится сигнал, вызывающий совмест- последовательной форме байта признано с сигналом на входе 20 младшего ка с выхода сдвигового регистра 19 разряда адреса запись байта 15 через седьмой элемент И 7 на инфорданных с входной шины 23 данных в мационный выход 27 устройства. регистр 9 байта данных. Одновремен- но с этим по установочному входу ус- В случае отсутствия сигнала на танавливается первый Р-триггер 10, выходе второгой триггера 13 что что снимает сигнал на выходе 26 за- 2О идетельствует о передаче с выхода проса передачи устройства и обеспе- сдвнгового регистра 19 байта данных

1 чивает прохождение на выход мульти- который в последовательной форме поплексора 16 сигнала с выхода регист-, упает на прямой вход седьмого элера 9 байта данных. мента И 7. второй счетчик 18 осу25 ществляет подсчет бит данны, имеЗавершение передачи байта приз- ющих значение логической "1" и понака с выхода регистра 19 сдвига, ступающих на информационный рмационнын выход вызываемое поступлением восьмого так" 27 устройства. Сигналы логической тового импульса на его сдвиговый "1,поступая на прямой вход шестого вход, одновременно приводит к появ- ЗО элемента И 6 с информационного выхолению сигнала на первом выходе счет- да 27 устройства, вызывают прохожчика 17. При этом сигнал, присутству- дение тактовых импульсов с тактовоющий на выходе мультиплексора 16, эа- го входа 25 устройства на выход mecносится в регистр 19 сдвига и однов- того элемента И 6 и далее на счетный ременно переключается второй ЙЬ-трцг- вход второго счетчика 18 П

35 ка . оявление

rep 13, снимая сигнал с его выхода и на информационном выходе 27 устройст. свидетельствуя о передаче с выхода ва бита логического "0" ь вызывает регистра 19 сдвига байта данных. переключение второго D -vpnrrepa

Очередной тактовый импульс на выхо- с приходом тактового импульса на де четвертого элемента И 4 вызывает его С-вход и прохождени

40 о ождение положительсдвиг содержимого регистра 19 сдви- ного сигнала через второй элем второй элемент га и изменение состояния первого ИЛИ 15 на сбросовый вход в о пЪ вход второго счетчика 17. При этом сигнал íà его счетчика 18. При этом второй счетвтором выходе вызовет переключение чик 18 переводится в исходное состопрвого 9 -триггера 10 и появление 45 яние. Одновременно rro S -axoäó у тасигнала на выходе 26 запроса пере- навливается в исходное состояние дачи, после чего возможна загрузка второй В-триггер 11. в приемопередатчик очередного байта .данных.

1109729

Составитель И. Хазова

Редактор Ar. Шандор ТехредM.Гергель Корректор М. шароши

Заказ 6084/33 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

7 дение очередного тактового импульса через пятый элемент И 5 на регистр

19 сдвига, вызывая задержку в его работе на один такт, а также обеспечивает появление на выходе седь- Ь иого элемента И 7 бита логического

"0", поступающего на информационный

ыход 27 устройства.

Введение в устройство для управления обменом информации перечисленных элементов обеспечивает аппаратную

8 реализацию операции введения в поток передаваемых данных дополнительного бита логического 0" и позволяет освободить оборудование обработки данных от программной реализации расформирования массива подлежащих передаче данных, их анализа на наличие следующих подряд пяти бит логической "1", введения дополнительного бита логического "0" и формирования нового массива подлежащих передаче данных.