Декодер пал/секам (его варианты)

 

1. Декодер ПАЛ/СЕКАМ, содержащий последовательно соединенный корректор высокочастотных предыскажений , частотный детектор, амплитудный модулятор, первый переключатель ПАЛ/СЕКАМ и блок задержки, первый выход которого соединен с входом первого инвертора, а второй выход - с первым входом первого сумматора , а также второй и третий переключатели ПАЛ/СЕКАМ, генератор опорного сигнала, первый выход которого соединен с первым входом первого синхронного детектора и с первым входом первого коммутатора $ выход которого соединен с вторым входом амплитудного модулятора, второй выход генератора опорного сигнала соединен с вторым входом первого коммутатора, с первым входом второго коммутатора и с вторым входом второго коммутатора через второй инвертор, выход второго коммутатора соединен с первым входом второго синхронного детектора, при этом входы управления первого и второго коммутаторов являются входами меандра полустрочной частоты, второй вход первого переключателя ПАЛ/СЕКАМ объединен. с входом корректора высокочастотных предыскажений И является входом декодера ПАЛ/СЕКАМ, а вход згаравления соединен с входами управления второго и третьего перекл очателей ПАЛ/СЕКАМ, отличающийся тем, что, с целью уменьшения перекрестных искажений при приеме сигнала СЕКАМ, в него введены третий инвертор, второй cyi-iматорз третий и четвертый торы, причем первый выход блока задержки соединен с первым входом второго сумматора и с первым входом третьего коммутатора, второй вход которого соединен с выходом первого инвертора, а выход - с входом второ го переключателя ПАЛ/СЕКАМ, первый выход которого соединен с вторым входом первого сумматора, выход которого соединен с вторьм входом второго синхронного детектора, второй выход блока задержки соединен с первым входом четвертого коммутатора непосредственно и с вторым О входом четвертого коммутатора через х третий инвертор, а выход четвертого коммутатора соединен с входом ел 00 третьего переключателя ПАЛ/СЕКАМ, первый выход которого соединен с вторым входом второго сумматора, выход которого соединен с вторым входом первого синхронного детектора ,, при этом входы управления третьего и четвертого коммутаторов соединены с входом управления первого коммутатора. 2. Декодер ПАЛ/СЕКАМ, содержа1ДИЙ последовательно соединенные корректор высокочастотных предыскажениЙ5 частотный детектор, амплитуд

СОЮЗ СОВЕТСНИХ

РЕСПУ БЛИН

ЗЩ1 Н 04 N 9/42

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРИТИЙ (21) 3455303/18-09 (22) 21.06.82 (46) 23.08.84. Бвл. N 31 (72) Б.Н. Хохлов (53) 621.397(088.8) (56) 1. Патент Великобритании

Р 1358551, кл. Н 04 N 9/42, 1972.

2. Funkschau 198 1, 11 16, с. 66-69 (прототип). (54) ДЕКОДЕР ПАЛ/СЕКАИ (ЕГО ВАРИАНТЫ) . (57) 1. Декодер ПАЛ/СЕКАИ, содержащий последовательно соединенный корректор высокочастотных предыска— жений, частотный детектор, амплитудный модулятор, первый переключатель ПАЛ/СЕКАИ и блок задержки, первый выход которого соединен с входом первого инвертора, а второй выход — с первым входом первого сумматора, а также второй и третий переключатели ПАЛ/СЕКАИ, генератор опорного сигнала, первый выход которого соединен с первым входом первого синхронного детектора и с первым входом первого коммутатора, выход которого соединен с вторым входом амплитудного модулятора, второй выход генератора опорного сигнала соединен с вторым входом первого коммутатора, с первым входом второго коммутатора и с вторым входом второго коммутатора через второй инвертор, выход второго коммутатора соединен с первым входом второго синхронного детектора, при этом входы управления первого и второго коммутаторов являются входами меандра полустрочной частоты, второй вход первого переключателя

ПАЛ/СЕКАИ объединен. с входом корректора высокочастотных предыскажений и является входом декодера ПАЛ/СЕКАМ, а вход управления соединен с входами управления второго и третьего переключателей ПАЛ/СЕКАИ, о т л ич а ю шийся тем, что, с целью уменьшения перекрестных искажений при приеме сигнала СЕКАИ, в него введены третий инвертор, второй сумматор, третий и четвертый коммутаторы, причем первый выход блока задержки соединен с первым входом второго сумматора и с первым входом третьего коммутатора, второй вход которого соединен с выходом первого ф инвертора, а выход — с входом второго переключателя ПАЛ/СЕКАИ, первый выход которого соединен с вторым входом первого сумматора, выход которого соединен с вторым входом вто- Я рого синхронного детектора, второй выход блока задержки соединен с первым входом четвертого коммутатора непосредственно и с вторым входом четвертого коммутатора через третий инвертор, а выход четвертого коьа утатора соединен с входом третьего переключателя ПАЛ/CEKAN, первый выход которого соединен с вторым входом второго сумматора, выход которого соединен с вторым входом первого синхронного детектора, при этом входы управления третьего и четвертого коммутаторов соединены с входом управления первого коммутатора.

2. Декодер ПАЛ/СЕКАИ, содержащий последовательно соединенные корректор высокочастотных предыскажений, частотный детектор, амплитуд11 ный модулятор, первый переключатель

ПАЛ/СЕКАИ и блок задержки, первый выход которого соединен с входом первого инвертора, а второй выходс первым входом первого сумматора и первым входом второго переключателя ПАЛ/СЕКАИ, а также третий переключатель ПАЛ/СЕКАИ, генератор опорного сигнала, первый выход которого соединен с первым входом первого синхронного детектора и с первым входом первого коммутатора, выход которого соединен с вторым входом амплитудного модулятора, а второй вход первого коммутаторас вторым выходом генератора опорного сигнала и с первым входом второго синхронного детектора, вход управления nepaoro коммутатора является входом меандра полустрочной частоты, при этом второй вход первого переключателя ПАЛ/СЕКАИ объединен с входом корректора высокочастотных предыскажений и является входом декодера ПАЛ/СЕКАИ, а вход управления соединен с входами управления второго и третьего переключателей

ПАЛ/CEKAN, отличающийся тем, что, с целью уменьшения перекрестных искажений при приеме сигна ла СЕКАИ, в него введены второй сумматор, второй инвертор и второй коммутатор, вход управления которого соединен с входом управления первого коммутатора, первый вход второго коммутатора соединен с первым выходом блока задержки„ второй вход соединен с выходом первого инвертора, а выход — с первым входом второго сумматора, с первым входом третьего переключателя ПАЛ/СЕКАИ и через второй ннвертор с вторым входом первого сумматора, выход которого соединен с вторым входом второго переключателя ПАЛ/СЕКАИ, соединенного выходом с вторым входом первого синхронного детектора, причем второй вход второго сумматора соединен с вторым выходом блока задержки, а выход - с вторым входом третьего переключателя ПАЛ/СЕКАИ, выход которого соединен с вторым входом второго синхронного детектора. tO

Изобретение относится к технике цветного телевидения, в частности к двухстандартным цветным телевизорам и видеоконтрольным устройствами

Известен декодер ПАЛ/СЕКАИ, который содержит последовательно соединенные корректор высокочастотных предыскажений, частотный детектор, балансный амплитудный модулятор, блок задержки, генератор опорного сигнала и два синхронных детектора 1f, В данном декодере велики фазо вые.перекрестные искажения в режиме СЕКАИ, которые обусловлены наличием на вхопах синхронных детекторов двух неразделенных компонент сигнала цветности.

Наиболее близким по технической сущности к предлагаемому является декодер ПАЛ/CEKAN, содержащий после довательно соединенные корректор высокочастотных предыскажений, час. тотный детектор, амплитудный детектор, первый переключатель ПАЛ/СЕКАИ, блок задержки, два выхода которого соединены через второй и третий переключатель ПАЛ/СЕКАИ соответственно с первыми входами первого и, второго синхронных детекторов, вторые входы которых через первый и второй коммутаторы соединены с вы<одами генератора опорного сигнала, дричем первый выход блока задержки соединен с первым входом первого сумматора, а второй выход соединен с вторым входом первого сумматора через инвертор, при этом. выход первого сумматора соединен через третий коммутатор с вторыми входами второго и третьего переключателей

ПАЛ/CEKAN входы управления которых соединены с входами управления первого переключателя OAJl/CEKÀN, кроме того, первый выход генератора опорного сигнала соединен с вторым входом амплитудного модулятора непосредвыход которого соединен с вторым входом первого сумматора, вьжод которого соединен с вторым входом второго синхронного детектора, второй выход блока задержки соединен с первым входом четвертого коммутатора непосредственно и с вторым входом четвертого коммутатора через третий инвертор, а выход четвертого коммутатора соединен с входом третьего переключателя ПАЛ/СЕКАМ, первый выход которого соединен с вторым входом второго сумматора, выход которого соединен с вторым входом первого синхронного детектора, при этом входы управления третьего и четвертого коммутаторов соединены с входом управления первого коммутатора.

Согласно второму варианту в декодер ПАЛ/СЕКАМ, содержащий последовательно соединенные корректор высокочастотных предыскажений, частотный детектор, амплитудный моду25 лятор первыи переключатель

ПАЛ/СЕКАМ и блок задержки, первый выход которого соединен с входом первого инвертора, а второй выход— с первым входом первого сумматора и первым входом второго переключателя ПАЛ/СЕКАМ, а также третий переключатель ПАЛ/СЕКАМ, генератор опорного сигнала, первый выход которого соединен с первым входом первого синхронного детектора и с пер35 вым входом первого коммутатора, выход которого соединен с вторым входом амплитудного модулятора, а второй вход первого коммутатора— с вторым выходом генератора опор40 ной частоты и с первым входом второго синхронного детектора, вход управления первого коммутатора является входом меандра полустрочной

45 частоты, при этом второй вход первого переключателя ПАЛ/СЕКАМ объединен с входом корректора высокочастотных предыскажений и является входом декодера ПАЛ/СЕКАМ, а вход управления соединен с входами управ50 ления второго и третьего переключателей ПАЛ/СЕКАН, введены второй сумматор, второй инвертор и второй коммутатор, вход управления которого соединен с входом управления первого коммутатора, первый вход второго коммутатора соединен с первым выходом блока задержки, второй вход соединен с выходом первого

3 3109958 4 ственно и с вторым входом первого коммутатора через второй инвертор (2 ) .

Однако паразитные связи в коммутаторе и других узлах устройства вы5 зывают взаимное наложение двух компонент сигналов цветности. Поскольку обе компоненты синфазны, такое наложение вызывает амплитудные перекрестные искажения, нарушающие цветопередачу.

Цель изобретения — уменьшение фазовых и амплитудных перекрестных искажений при приеме сигнала СЕКАМ.

Для достижения поставленной цели в декодер ПАЛ/СЕКАМ, содержащий последовательно соединенные корректор высокочастотных предыскажений, частотный детектор, амплитудный модулятор, первый переключатель

ПАЛ/СЕКАМ и блок задержки, первый выход которого соединен с входом первого инвертора, а второй выход— с первым входом первого сумматора, а также второй и третий переключатели ПАЛ/СЕКАМ, генератор опорного сигнала, первый выход которого соединен с первым входом первого синхронного детектора и с первым входом первого коммутатора, выход которого соединен с вторым входом амплитудного модулятора, второй выход генератора опорного сигнала соединен с вторым входом первого коммутатора, с первым входом второго коммутатора и с вторым входом второго коммутатора через второй инвертор, выход второго коммутатора соединен с первым входом второго синхронного детектора, при этом входы управления первого и второго коммутаторов являются входами меандра полустрочной частоты, второй вход первого переключателя ПАЛ/СЕКАМ объединен с входом корректора высокочастотных предыскажений и является входом декодера ПАЛ/СЕКАМ, а вход управления соединен с входами управления второго и третьего переключателей ПАЛ/СЕКАМ, введены третий инвертор, второй сумматор, третин и четвертый коммутаторы, причем первый выход блока задержки соединен с первым входом второго сумматора и с первым входом третьего коммутатора, второй вход которого соединен с выходом первого инвертора, а выход — с входом второго переключателя ПАЛ/СЕКАМ, первый

1109958 инвертора, а выход — с первым входом второго сумматора, с первым входом третьего переключателя

ПАЛ/СЕКАМ и через второй инвертор с вторым входом первого сумматора, выход которого соединен с вторым входом второго переключателя

ПАЛ/СЕКАИ, соединенного выходом с вторым входом первого синхронного детектора, причем второй вход второго сумматора соединен с вторым выходом блока задержки, а выход— с вторым входом третьего переключателя ПАЛ/СЕКАИ, выход которого соединен с вторым входом второго синхронного детектора.

На фиг. 1 и 2 представлены структурные электрические схемы двух вариантов декодера ПАЛ/СЕКАМ; на фиг. 3 и 4 — эпюрь. сигналов, поясняющие работу декодеров ПАЛ/CEKAN.

Декодер ПАЛ/СЕКАИ согласно первому варианту (фиг. 1) содержит корректор 1 высокочастотных предыскажений, частотный детектор 2, амплитудный модулятор 3, первый ,"переключатель ПАЛ/СЕКАИ 4, блок

5 задержки, первый сумматор 6, вто« рой сумматор 7, первый, второй и тре тий инверторы 8-10, первый, второй, третий и четвертый коммутаторы 11-14 второй и третий переключатели

ПАЛ/СЕКЛИ 15 и 16, первый и второй синхронные детекторы 17 и 18, генератор 19 опорного сигнала.

Устройство работает следующим образом.

При приеме сигнала ПАЛ переключатели 4, 15.и 16 находятся в положении "П". Прн этом принятый сигнал проходит блок 5 задержки, который разделяет компоненты Ua u U и чеЯ рез сумматоры 6 и 7 поступает на синхронные детекторы 17 и 18, где сравнивается с опорным сигналом от генератора 19 и демодулируется известным способом.

При приеме сигнала СЕКАИ распознаватель систем (не показан) переводит переключатели 4, 15 и 16 в положение "С". Принятый сигнал проходит корректор 1 высокочастотных предыскажений и поступает на вход частотного детектора 2, где обеспечиваются амплитудное ограничение поднесущей, частотная демодуляция, выравнивание уровней черного в последовательно чередующихся составФ ляющих E> > и Е и коррекция йизф-у кочастотных предыскажений. Демодулированный сигнал СЕКАИ поступает на первый вход амплитудного модулятора 3 бал(знсного типа. На его второй вход через первый коммутатор 11 ° управляемый меандром полустрочной частоты от блока цветовой синхронизации (не показан)„ поступают. опор10 ные поднесущие с двух выходов генератора 19. На первом выходе фаза по опорной поднесущей равна нулю, а на втором сдвинута на угол 90

Поэтому составляющие U на выходе

R амплитудного модулятора 3 имеют угол 90, а составляющие U О( (фиг. Зе) . этот сигиее (ре1 через первый переключатель 4 поступает на блок 5 задержки. На выходе ли20 нии задержки блока 5 выделяется сдвинутая на строку последовательность сигналов U (фиг. 3 Й .

На выходах блока 5 задержки выделяются сумма и разность прямого и задержанного сигналов (фиг. Зв и

1,). 3ти сигналы поступают на первые входы сумматоров 6 и 7. На выходах первого и третьего инверторов 8 и

10 последовательности (фиг, 3(ф и ъ)

ЗО получают фазовый сдвиг 1806 (фиг. 3 д и е). Благодаря действию четвертого коммутатора 14 на второй вход второго сумматора 7 поочередно, через строку подаются компоненты е и ъ (фиг. 3 х ) . В резуль. тате на его выходе выделяется сигнал 8+ w (фиг. Зи), который содержит только компоненту Ue с фазовым углом 0 . Аналогично на второй вход

4о первого сумматора 6 поступают поочередно сигналы о- и ((фиг. 3 з), а на выходе этого сумматора вьщеляется сигнал + 3, представляющий собою компоненты Ug с чередующейся фазой 90 и 270 (фиг. Зк).

Сигналы фиг. З,и и н, поступающие на входы первого и второго синхронных детекторов 17 и 18, по виду ничем не отличаются от сигналов, поступающих на эти входы в режиме IIAJI, Компоненты U u U полнос6 тью разделены и ортогойальны.

От генератора 19. на первый синхронный детектор 17 подается опорный сигнал с постоянной фазой 0 6.

Фаза опорного сигнала, подаваемого на второй синхронный детектор 18 имеет благодаря действию второго

7 1109958 8 коммутатора 12 и второго инвертора ки, обеспечивающий разделение ком9 чередующиеся значения 90 и 270 . понент U u U

Поэтому демодулируемые и опорные сигналы оказываются синфазными. В ственно а на втор и

9 второ синхронный резульФате на выходах первого и детектор 15 через з второи коммутатор второго синхронных детекторов 17

11 который с помо . У помощью первого ини 18 выделяются сигналы Ее у и

3 вертора 8 на каждо" и аждои второ строке с постоянной фазой. Ортогональ- меняет фазу сигнала на 180 Поэтоность демодулируемых сигналов на му компонента U @ на входе сийхронвходах синхронных детекторов обес- 1î ного детектора 15 имеет одинаковую печивает нечувствительность устройI фазу 90 на всех а всех строках, что обесства к паразитным связям в его уз- печивает ее демоду одуляцию опорным лах (проекция одного сигнала на сигналом от генератора 16, также другой обращается в точку). Вместе имеющим фазовый с 90 сдвиг . Компоненс тем устройство мало чувствительно 15 та U имеющая фа в 9 азовыи сдвиг О, дею и к фазовым погрешностям опорных модулнруется синхронным хронным детектором сигналов. В самом деле поскольку

Э

14 на которь и

У ры поступает опорная компоненты ц„и и на входах синхрон- поднесущая с фазовым углом О . ных детекторов полностью разделены

В режиме СЕКАИ е переключатели 4, поворот фазы опорного сигнала на 20 12 и 13 переводя реводятся в положение "С". угол .лМ не вызывает перекрестных ис- . На выходах блока 5 задержки, как кажений, а лишь приводит к незна- и в первом вари варианте устройства, вычительному уменьшению амплитуды деляются сигн U игналы y + „H Uo- U выходного сигнала в cos й9 раз. " (фиг. 4а и Ь) П осле второго комполучается чередующаяся

Второй вариант предлагаемого уст- 25 мутатора 11 получ ройства рассчитан на использование декодера ПАЛ, в котором опорный сигнал на синхронный детектор R - У . де второго и 9 о инвертора 9 эта последоподается с постоянной фазой 90, вательность меняет меняет знак (фиг. 41,), но меняется фаза сигнала поступаю- Зб и на выходе

У оде первого сумматора 6 щего на синхронный детектор R — У получается сигнал е + ъ (фиг. 4 3 ), от блока задержки (такой принцип а на выходе второго сумматора 7 используется, в частности в микро- а+ ь (фиг 4Е) В этом варианте схемах ТСА 640 и ТСА 650). Декодер устройства на входы синхронных деПАЛ/СЕ щ согласно второму вариан- 35 текторов также поступают разделенту (фиг. 2) содержит корректор 1 высокочастотных предыскажений, Отличие состоит в том чт оненты и том, что компой AетeкToр 2 с цепямми» aмп неH a Hе еняе знак ак к к граничeHHя демодуляции íà B орой син 1онн Де ек ор пос Усигнала, выравнивания уровня черно- 4р пает опорный .сигнал от генератора го и коррекции низкочастотных пред- 16 с постоянной Фазой 90, а на

ыскажений, амплитудный модулятор всех строках демодулированный сиг3, первый переключатель ПАЛ/СЕКАИ 4,- H E y получается положительблок 5 задержки, первый и второй сумматоры 6 и 7, первый и второй ин- 45 Оба варианта Устройства обеспеверторы 8 и 9, первый и второй ком- чивают полное разделение и ортогомутаторы 10 и 11, второй и третий нальность компонент П н и переключатели. ПАЛ/CEKAM 12 и 13 ваемых на входы синхронных детекпервый и второй синхронные детек- торов. Поэтому наличие паразитных т ры 14 и 15 и генератор,16 опорно- 5О связей в цепях между блоком задержго сигнала. ки и синхронными детекторами в отУ личие от прототипа, не вызывает

Устройство работает следующим амплитудных пе ек ес образом. итудных перекрестных искажений (взаимные проекции ортогональных

12 и 13 нах

В режиме ПАЛ переключатели 4, 55 векторов равн ы нулю . Ри этом

). П и находятся в положении "П". пр едла гаемо е устроиство малочувстСигнал ПАП проходит блок 5 задерж- вительно к фазовым искажениям.

t 109958

3109958

1109958

1109958

Составитель Г. Росаткевич

Редактор В. Петраш Техред Д.Коцюбняк Корректор О. Билак

Заказ 6107/45 Тираж 635 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж- 35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул . Проектная, 4