Устройство сопряжения

 

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (д) С 06 F 3/04

OllHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТКОЙ

В (21) 3355748/18-24 (22) 24. 1 1. 81 . (46) 30.10.84. Бюл. ¹ 40 (72) В.А.Андреев и Н.З.Хатипов (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 572777, кл. С 06 F 3/04, 1972.

2. Авторское свидетельство СССР № 847316, кл. G 06 F 3/04, 1979 (прототип). (54)(57) 1. УСТРОЙСТВО СОПРЯЖЕНИЯ, содержащее коммутатор, первый, второй, третий входы которого являются соответственно первым, вторым и третьим адресными входами устройства, регистр адреса, информационный вход которого является четвертым адресным входом устройства, а выход соединен с четвертым информационным входом коммутатора, группу формирователей импульса, входы которых соединены с управляющими входами устройства, шифратор, выход которого является первым адресным выходом устройства, распределитель импульсов первый и второй выходы которого соединены соответственно с выходом обра. щения .устройства и со стробирующим входом буферного регистра, блок памяти, причем выходы формирователей импульса группы соединены с входами шифратора и с первым — четвертым управляющими входами коммутатора, а информационный вход и выходы блока памяти соединены соответственно с выходом буферного регистра и с информационными выходами устройства, выход коммутатора соединен с вторым адресным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, оно содержит

„„SU„„1121667 A блок приоритета, блок адресации и блок контроля, причем выходы формирователей импульса группы соединены с запросными входами блока приоритета, с установочными входамй блока адресации и с входами блока контроля, сбросовый вход блока приоритета соединен с первым выходом блока адресации, второй — пятый выходы которого соединены с адресными входами блока памяти, стробирующий вход блока приоритета соединен с третьим выходом распределителя импульсов, четвертый и пятый выходы которого соединены с первым и вторым сбросовы ми входами блока адресации, первыйшестой выходы блока приоритета соединены соответственно с управляющими входами регистра адреса, с пятым управляющим входом коммутатора, с входом распределителя импульсов и с первым, вторым и третьим стробирующими входами блока адресации.

2. Устройство по п.1, о т л и ч а. ю щ е е с я тем, что блок приоритета содержит пять элементов И, два элемента ЧЕ, два элемента ИЛИ и два триггера, причем выход первого элемента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ИЛИ и через первый элемент НŠ†. с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные входы блока соединены с входом первого элемента ИЛИ, четвертый запросный вход блока соединен с вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НŠ— с первым входом

11 третьего элемента Я, второй вход которого, второй вход второго элемента И и первые входы четвертого . и пятого элементов И соединены со стробирующим входом блока, выход . второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента

И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым, пятым и шестым выходами блока, выходы пятого и четвертого элементов

И соединены соответственно с третьим входом второго элемента ИЛИ и с третьим выходом блока.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок адресации содержит четыре триггера, пятЬ элементов И и элемент ИЛИ, причем первый — четвертый установочные входы блока соединены с первыми входами соответственно первого -- четвертого триггеров; второй вход первого триг1 гера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соединен

21667 с вторым выходом блока и с первым входом элемента ИЛИ, второй выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым выходом блока, тре. тий стробирующий вход блока соеди-, нен с вторыми входами третьего — пятого элементов И, выходы которых соединены соответственно с третьим — пятым выходами блока, второй сбросовый

1вход блока соединен с вторыми входами второго — четвертого триггеров, выходы которых соединены соответствен но с третьими входами третьего — пято.

ro элементов И.

4. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок контроля содержит три элемента И, элемент ИЛИ, триггер, усилитель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второго элементов И, второй вход блока соединен с вторым входом второго элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровнями потенциалов соответственно.

Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения наладочных запоминающих устройств с вычислительными машинами. 5

Известно устройство для сопряжения вычислительных машин, содержащее блок приема информации, выход которого соединен через буферный регистр с первым входом блока передачи данных, второй вход которого подключен к выходу регистра адреса и входу блока сравнения адреса, а выходк блоку приема информации, при этом выход блока приема .адреса соединен с блоком сравнения адреса, а выход блока приема команд через дешифратор подключен к регистру команд, блок динамической памяти, соединенный с блоком сравнения адреса, регистром команд, блоком приема информации, блоком сравнения адреса, регистром команд и блоком передачи данных (1) .

Недостатком известного устройства является то, что отработка времен3 1121667 4 ных диаграмм работы каждой машиной формирования адреса массива, вторые . производится в независимых циклах входы элементов И группы соединены .последовательно по специальным сиг- с соответствующими выходами шифраналам запросов и ответов, что невоз- тора, а выходы элементов И являются можно при сопряжении вычислительной четвертым выходом устройства "2)

5 L .3 ° машины с наладочным запоминающим Недостатком известного устройства устройством. является низкая надежность.

Наиболее близким к предлагаемому цель изобретени ель изо ретения — повышение иапо технической сущности является

УстРойство длЯ сопРЯжениЯ налаДочно- Поставленная цель дост г

10 оставленная цель достигается го запоминающего устройства с вычис- тем, что в устройство, содержащее лительной машиной, содержащее бу- коммутатор, первый, второй, третий ферный регистр, блок передачи дан- входы которого являются соответствен ньм, блок динамической памяти, блок но первым, вторым и третьим адреспередачи адреса, блок сравнения адре ными входами устройства, регистр са, блок приема адреса, блок регист- адреса, информационный вход которого

15 ров адреса, блок формирования синхро является четвертым адресным входом импульсов, коммутатор синхроимпуль- устройства, а вьмод соединен с четсов, блок формирования адреса мас- вертым информационным входом коммута. .сива и блок передачи адреса, первый тора, группу формирователей импульвход буферного регистра является са, входы которых соединены с управ20 первым входом устройства, выход бло- ляющими входами устройства, шифратор ка передачи данных — первым входом выход которого является первым адустройства, входы блока передачи .Ресным выходом устройства, распреданных соединены с выходом буферного делитель импульсов первый и второй

25 регистра и первым выходом блока дина выходы которого соединены соответ— мической памяти, первый вход и вто- ственно с выходом обращения устройст рой выход которого подключены соот- . ва и со стробирующим входом буферноветственно к вторым входу и выходу го регистра, блок памяти, причем устройства, третий выход блока дина- выходы формирователей импульса групмической памяти подключен к управ- З0 пы соединены с входами шифратора и ляющему входу блока передачи адре- с первым — четвертым управляющими са, информационные вход и выход входами коммутатора, а информационкоторого соединены соответственно ный вход и выходы блока памяти соес соответствующими третьим входом и динены соответственно с выходом бувыходом устройства, четвертый выход З5 ферного регистра и с информационными и .второй вход блока динамической выходами устройства, выход коммутапамяти соединены соответственно с тора соединен со вторым адресным выпервым входом и выходом блока срав- ходом устройства, выход коммутатора нения адреса, второй вход которого соединен с вторым адресным выходом через блок приема адреса соединен 40 устройства, введены бдок приоритес четвертым входом устройства, а та, блок адресации и блок контроля, третий — с выходом блока регистров причем выходы формирователей импульадреса, блок формирования синхро- са группы соединены с запросными вхо импульсов состоит из формирователя дами блока приоритета, с установочимпульса и группы элементов задержки 45 ными входами блока адресации и с а блок формирования адреса массива — входами блока контроля; сбросовый из шифратора и группы элементов И, вход блока приоритета соединен с выходы элементов задержки через фор- первым выходом блока адресации, втомирователь импульса подключены к пя- рой — пятый выходы которого соедитому входу устройства и через комму- 50 нены с адресными входами блока пататор синхроимпульсов к группе вхо- мяти, стробирующий вход блока приори дов блока динамической памяти, пя- тета соединен с третьим выходом тый выход которого подключен к вто- распределителя импульсов, четвертый рому входу буферного регистра, вто- . и пятый выходы которого соединены рой вход и третий выход блока дина- 55 с первым и вторым сбросовыми входамической памяти соответственно ми блока адресации, первый — шестой соединены с входом шифратора и ер- выходы блока приоритета соединены вым входом группы элементов И блока соответственно с управляющими входа

S 11 ми регистра адреса, с пятым управляющим входом коммутатора, с входом распределителя импульсов и с первым, вторым и третьим стробирующими входами блока адресации.

Кроме того, блок приоритета содержит пять элементов И, два элемен-, та НЕ, два элемента ИЛИ и два тригге ра, причем выход первого элемента

ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ИЛИ и через первый элемент НŠ— с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные входы блока соединены с входом пер вого элемента ИЛИ, четвертый запросный вход блока соединен с.вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НŠ— с первым входом третьего элемента И, второй вход которого, второй вход второго элемента И и первые входы четвертого и пятого элементов И соединены со стробирующим входом блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым, пятым и шестым выходами блока, выходы пятого и четвертого элементов И соединены соответственно с третьим входом второго элемента ИЛИ и с третьим выходом блока.

Блок адресации. содержит четыре триггера, пять элементов И и элемент ИЛИ, причем первый — четвертый установочные входы блока соединены с первыми входами соответственно первого — четвертого триггеров, второй вход первого триггера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соеди21,667 нен с вторым выходом блока и с первым входом элемента ИЛИ, второй выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым выходом блока, . третий стробирующий вход блока сое- динен с вторыми входами третьего—

10 пятого элементов И, выходы которых соединены соответственно с третьимпятым выходами блока, второй сбросовый вход блока соединен с вторыми входами второго — четвертого триг15 геров, выходы которых соединены соответственно с третьими входами

I третьего — пятого элементов И.

Блок контроля содержит три элемента И, элемент ИЛИ, триггер, уси2п литель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второго элементов И, .второй вход блока соединен с вторым входом второго, элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усили. тель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резис тор подключен к двум шинам с различными

35 уровнями потенциалов соответственно.

На фиг.1 приведена схема предла гаемого устройства; на фиг.2 - схема, блока приоритета, на фиг.3 — схема

40 блока распределения данных, на фиг.4схема блока контроля., Устройство содержит шифратор 1, регистр 2 адреса, коммутатор 3, груп. пу 4 формирователей импульса, распре.

45 делитель 5 импульсов, буферный регистр 6, блок 7 памяти, блок 8 адресации, блок 9 приоритета, блок 10 контроля, адресные входы 11, 12, 13 и l4, управляющие входы 15, 16, 17 и

18, информационные выходы 19,20,21 и 22, выходы 24,25 и 26 устройства, информационный вход 27 устройства.

Блок 9 приоритета (фиг.2) состоит из двух элементов ИЛИ 28 и 29,двух элементов НЕ 30 и 31, пяти элементов

55 И 32 — 36 и двух триггеров 37 и 38.

Блок 8 адресации (фиг.З) состоит из триггеров 39 — 42, элементов И

43 — 47 и элемента ИЛИ 48.

7 1

Блок 10 контроля (фиг.4) состоит из элементов И 49,50 и 51, выходы которых через элемент ИЛИ 52 подсое- динены на первый вход триггера 53, второй вход которого через элемент

54 коммутации и резистор 55 подсоеди нен к клеммам.

Выход триггера 53 через усилитель

56 подсоединен с элементу 23 индикации.

Устройство сопряжения при отладке программ работает как в совмещенном так и в несовмещенном режиме работы. При этом устройство подсоединяется к шинам вычислительной машины вместо блоков ПЗУ, в которых впослед ствии должна быть прошита программа;

Входы 11 и 15 и выход 19 подключаются к первому ПЗУ вычислительной ма шины, входы 12 и 16 и выход 20 — к второму, входы 13 и 17 и выход 21 к третьему, входы 14 и 18 и выход

22 — к четвертому, причем сигналы обращения с входов 15,16 и 17 имеют приоритет выше, чем сигнал обращения с входа 18.

В несовмещенном цикле работы может выдаваться сигнал обращения по любому входу, а в совмещенном цикле сигнал обращения .с входа 18 с низ-. ким приоритетом и сигнал обращения с одного из входов 15,16 и 17 с высоким приоритетом.

Устройство сопряжения в совмещенном цикле работает следующим обра- . зом.

С вычислительной машины на устройство подается код адреса и сигнал обращения с высоким приоритетом и код адреса и сигнал обращения с низким приоритетом, например, по входам 11,.15 и 14,18.

Сигналы обращения с входов 15 и 18 поступают на формирователи группы 4. Формирователи формируют им пульсы необходимой длительности для обеспечения надежной передачи адреса с коммутатора 3 и шифратора 1 при малой длительности сигналов обращения и для исключения неправиль-. ной работы блока 9 приоритета при сравнительно большой длительности сигнала обращения, перекрывающего цикл обращения к наладочному запоминающему устройству.

С выхода формирователей группы 4 . сигналы обращения поступают на входы блока 9. Сигналы обращения с входов с высоким приоритетом формиро

121667 8

15

40 вателей группы 4 поступают на коммутатор 3, блок 10 контроля, шифратор

1, а на блок 9 приоритета и блок 8 адресации поступают сигналы обращения и с высоким и низким приоритетом.

В. блоке адресации сигналы поступают на установочные входы триггеров 40 и 39 соответственно. При этом сигнал с прямого выхода триггера 39 открывает элемент И 43, а с инверсного — закрывает элемент И 44. Сигнал с выхода триггера 40 открывает элемент И 45.

В блоке 9 приоритета сигнал обращения с высоким приоритетом поступа- ет на элемент ИЛИ 28, а с низкимна элементы, ИЛИ 29, И 32, НЕ 31.

Сигнал высокого приоритета в блоке 9 приоритета поступает через элемент ИЛИ 28 на элемент ИЛИ 29, с выхода которого через элемент И 35 поступает на распределитель 5 °

В исходном состоянии элементы И

33-36 блока 9 приоритета открыты сигналом, поступающим с распределителя 5.

Кроме того, в блоке 9 .приоритета сигнал с элемента ИЛИ 28 поступа,ет через элемент НЕ 30 на вход элемента И 34 и закрывает его, в результате чего снимается"сигнал сброса с триггера 37, а сигналом с выхода элемента ИЛИ 28 названный триггер 37 устанавливается.

Далее сигнал с выхода элемента

ИЛИ 28 блока приоритета 9 поступает на элемент И 32, на другой вход кото рого постуцает сигнал с низким приоритетом, при этом на выходе элемента И 32 формируется управляющий сигнал, устанавливающий триггер 38.

Одновременно сигнал низкого приоритета поступает через элемент НЕ 31 на вход элемента И 36 и закрывает, его, в результате чего снимается сигнал с его выхода, т.е. сигнал сброса с регистра 2 адреса, выполненного, например, на 85-триггерах, и с триггера 39 блока 8 адресации ° В регистр

2 адреса вносится код адреса с входа 14. Сигнал с прямого выхода триггера 37 блока 9 приоритета открывает элемент И 45 блока 8 адресации, а с инверсного выхода закрывают эле-. мент И 43 ° Кроме того, сигнал инверсного выхода триггера 37 поступа ет на коммутатор 3 .и закрывает его, 9 . 11 тем самым выходы регистра 2 адреса отключаются от шины 24.

Одновременно с формирователей группы 4 сигнал высокого приоритета поступает на коммутатор 3 и откры вает его, при этом адрес с шины 11 передается в наладочное запоминающее устройство. Этот же сигнал поступает на шифратор 1, который выдает код номера массива (код старших адресов) наладочного запоминающего устройства. В данный массив заранее внесена соответствующая информация— отлаживаемая программа первого блока ПЗУ. Формируемые коды номера массива имеют следующие значения, например "01" — код номера массива первого блока ПЗУ, "10" — второго блока ПЗУ, "11" — третьего и "00" четвертого. В данном случае код номе ра массива имеет значение "01", так как поступил сигнал обращения, принадлежащий первому блоку ПЗУ.

После приема сигнала с выхода элемента И 35 блока 9 приоритета распределитель 5 вырабатывает сигнал определенной длительности.

При выработке сигнала распределителя 5 закрываются элементы И 33

36 блока 9 приоритета и остаются закрытыми до окончания задержки. На выходе 26 распределителя 5 также формируется сигнал обращения в наладочное запоминающее устройство °

Считанная информация из наладочного запоминающего устройства по входу 27 поступает на буферный регистр 6 и вносится в него по управляющему сигналу, вырабатываемому распределителем 5.

Управляющий сигнал с распределите ля 5, кроме того, поступает на элементы И 43 — 47 блока 8 адресации.

Так как открыт только один элемент

И 45 сигналом с прямого выхода триггера 40 и сигналом с прямого выхода триггера 37 блока приоритета 9, то на выходе элемента И 45 вырабатывается управляющий сигнал. Этот сигнал поступает на блок 7 памяти и разрешает прием данных с буферного регистра 6. С блока 7 памяти данные передаются по выходу 19 в ЦВИ.

Затем на выходе распределителя 5 вырабатывается сигнал сброса, который поступает на сброс триггеров 40, 41 и 42 блока 8 адресации.

По окончании сигнала на выходе распределителя 5 вырабатывается

21667 l0

55 управляющий сигнал, который открывает элементы И 33 — 36 блока 9 прис ритета. Так как на выходе элемента

ИЛИ 28 блока 9 приоритета сигнал отсутствует, элемент И 34 блока 9 от крыт и сигнал распределителя 5 сбрасывает триггер 37. При этом управляющий сигнал с инверсного выхода триггера 37 поступает и подготавливает (открывает по одному входу) элемент И 43 блока 8 адресации, а: управ. ляющий сигнал с прямого выхода триггера 37 блока 9 закрывает элементы

И 45, 46 и 47 блока 8 адресации. Кро. ме того, сигнал с триггера 37 поступает на коммутатор 3, при этом адрес с регистра 2 адреса .поступает по шине 24 в наладочное запоминающее устройство. На входах шифратора

1 сигналы отсутствуют (сигналы обращения с высоким приоритетом), в результате чего с выхода шифратора 1 нулевой код "00" адреса массива по шине 25 передается в наладочное устройство.

С выхода триггера 38 блока 9 приоритета сигнал через элементы И 33 и ИЛИ 29 и И 35 поступает на распределитель 5 и запускает его.

С выхода распределителя 5 сигнал по шине 26 поступает в цепь сигнала обращения наладочного запоминающего устройства; При этом сигнал разрешения, поступающий на элементы И 33

36 блока 9 приоритета снимается.

Считанная информация из наладочного устройства поступает по входу

27 на буферный регистр и вносится в него по управляющему сигналу, вырабатываемому распределителем 5.

Сигнал с выхода распределителя

5 поступает также и на элементы И

43 — 47 блока 8 адресации. Так как открыт элемент И 43, на его выходе вырабатывается управляющий сигнал, который поступает на блок 7. Данные с выхода блока 7 по выходу 22 передаются в вычислительную машину до начала следующего цикла машины.

Одновременно сигнал с выхода элемента И 43 блока 8 адресации поступа. ет через элемент ИЛИ 48 на сброс триггера 38 блока 9 приоритета. Сигналы с выходов триггера 38 закрывают элемент И 33 и открывают элемент

И 36. По окончании сигнал с выхода распределителя 5 выдает сигнал разрешения на элементы И 33 — 36 блока 9 приоритета. Так как при этом

11 !1, на всех трех входах элемента И 36 присутствуют сигналы, с его выхода выдается сигнал сброса на триггер 39 блока 8 адресации и регистр 2 адреса, при этом устройство устанавливается в исходное состояние.

При подаче сигнала обращения высокого приоритета по другому входу

12 или 13 устройство работает аналогично, за исключением того, что сигнал высокого приоритета устанавливает не триггер 40, а триггер 41 или 42. Управляющие сигналы приема данных формируются соответственно на выходах элементов И 46 и 47 и передача данных производится с блока

7 памяти, а в шифраторе 1 для наладочного запоминающего устройства формируются соответственно коды

"10" или "11" адреса массива.

При ошибке в программе или неправильном размещении данных в блоках ПЗУ машина может одновременно выдать два сигнала обращения с высоким приоритетом, что недопустимо.

Сигналы обращения с высоким приоритетом, например, на шинах 15 и 16 поступают через формирователи группы 4 на элементы И 49, 50 и 51 блока 10 контроля.При этом на обоих входах.элемента И 50 появляются сигналы и на.выходе названного элемента

И 50 формируется сигнал, который через элемент ИЛИ 52 поступает на установочный вход триггера 53, который срабатывает и через усилитель

56 зажигает элемент 23 индикации.

При обработке неправильно считанной информации машина, например

Аргон-15, выходит на останов. По загоранию элемента 23 индикации судят о наличии ошибки в программе и несанкционированном обращении.

Установка в исходное состояние блока 10 контроля производится элементом 54. При нажатии элемента 54 на сбросовый вход триггера 53 подается потенциал от источника питания (не показан),,который устанавли

1 вает его в исходное состояние. Чере=резистор 55 к сбросовой цепи триггера 53 подсоединен другой полюс источника. питания для исключения возникновения помех в сбросовой цепи триггера 53 в процессе работы.

Отличие работы устройства в не-. совмещенном цикле заключается в сле-. дующем.

21667 12

55 приоритета сигнал поступает также через элементы ИЛИ 29 и И 35 на распределитель 5,который вырабатывает . соответствующие управляющие сигналы.

5 !

0 !

Пусть, например, поступил код адреса и сигнал обращения с низким приоритетом по входам 14 и 18 соответственно. Сигнал обращения с входа 18 через формирователь группы 4 поступает на установочный вход триггера 39 блока 8 адресации и на элементы ИЛИ 29, И 32, НЕ 31 блока

9 приоритета. Элемент И 32 блока 9 приоритета закрыт по второму входу, так как сигнал обращения с высоким приоритетом отсутствует ° Поэтому триггер 38 остается в сброшенном состоянии..Сигнал с элемента НЕ 3 1 поступает на элемент И 36 блока 9 приоритета и запрещает выдачу сигнала сброса в регистр 2 адреса и триггер 39 блока 8 адресации. Сигнал поступает через элементы ИЛИ 29, И 35 на распределитель 5 и запускает его.

Триггер 37 блока 9 приоритета также остается в сброшенном состоянии, поэтому управляющий сигнал с его инверсного выхода открывает коммутатор 3. Код адреса с входа 4 вносится в регистр 2 адреса, с выхода которого через коммутатор 3 по выходу 25 шифратора 1 выдается нулевой код, так как на шифратор 1 сигналы обращения высокого приоритета не поступали. Считанная информация из наладочного запоминающего устройства передается аналогично через буферный регистр 6 и блок 7 памяти.

В случае поступления из вычислительной машины кода адреса и сигнала обращения с высоким приоритетом, например, по входам 11 и 15 соответственно, отличие работы устройства состоит в следующем. Сигнал обращения с входа 15 через формирователи группы 4 поступает на элемент ИЛИ

28 блока 9 приоритета, на установоч" ный вход триггера 40 блока 8 адре-сации, шифратор 1 и коммутатор 3.

Адрес с входа 11 передается через коммутатор 3 на выход 24 через элемент ИЛИ 28 блока 9 приоритета. Сигнал устанавливает триггер 37, который открывает элементы И 45, 46 и

47 блока 8 адресации и закрывает коммутатор 3, тем самым отключая выходы регистра 2 от выхода 24.

С выхода элемента ИЛИ 28 блока 9

1121667

14 з

Предлагаемое устройство позволяет передавать два обращения в наладочное устройство sa один цикл работы машины в порядке приоритетности обращений и передавать данные по со-) ответствующим каналам в машину.

1121667

Составителв Ф.Шагиахметов

Редактор Л.Алексеенко Техред Т.Фанта

Корректор О.Луговая

Заказ 7983/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4