Устройство для умножения в избыточной системе счисления

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, содержащее два регистра, коммутатор и накапливающий сумматор, причем информационные входы регистров соединены с входами соответствующих операндов устройства, отличающ е е с я тем, что, с целью повышения быстродействия и упрощения устройства , оно содержит блок удвоения кода, блок инверсии, элемент ИЛИ, четыре элемента И, три элемента НЕ, причем выходы разрядов первого регистра соединены с входами блока удвоения кода и первой группой информационных входов коммутатора, вторая группа информационных входов которого соединена с выходами блока удвоения кода, выходы коммутатора под- ; ключены к информационным входам .блока инверсии, выходы блока инверсииподключены к входам разрядов накапливающего сумматора, выходы разрядов младшей тетрады которого подключены к входам разрядов старшей тетрады второго регистра, выход первого разряда младшей тетрады второго регистра соединен с первым входом первого элемента Ии через элемент НЕ - с первым входом второго элемента И, выход второго разряда младшей тетрады второго регистра соединен с первым входом третьего элемента И и через элемент НЕ - с первым входом четвертого элемента И, выход третьего разряда младшей тетрады второго регистра соединён с вторыми входами второго и четвертого элементов И, выход четвертого разря (Л да младшей тетрады второго регистра соединен с управляющим входом блока инверсии, с входами младших разря floB всех тетрад накапливающего сумматора и через элемент НЕ - с вторым входом третьего элемента И, второй вход первого элементаИ и третий вход вторрго элемента И соединены с первым тактовым входом устройства, третьи входы третьего и четвертого элементов И соединены с вторым тактовым входом устройства, выходы первого элемента И и элемента ИЛИ соединены с управлякшщми входами коммутатора , входы управления сдвигом второго регистра и накапливающего сумматора соединены с третьим тактовым входом устройства, выходы разрядов второго регистра и накапливающего сумматора являются выходами устройства .

09) (11>

СОЮЗ СОВЕТСКИХ

CNIHII5

РЕСПУБЛИН

2 6 А 3сю С 06 F 7 49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГПФ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3546085/24-24 (22) 31.01.83 (46) 15.11.84. Бюл. Ф 42 (72) В.Е. Золотовский и Р,.В.Коробков (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (53) 681.325(088.8) (56) 1. Карцев М,А. Арифметика цифровых машин. И., "Наука", 1969, с. 350, 2. Авторское свидетельство СССР

11 - 752335, кл. G 06 F 7/52, 1978.

3. Авторское свидетельство СССР

И- 860062, кл. G 06 F 7/49, 1979 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

В ИЗБЫТОЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, содержащее два регистра, коммутатор и накапливающий сумматор, причем информационные входы регистров соединены с входами соответствующих операндов устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит блок удвоения кода, блок инверсии, элемент ИЛИ, четыре элемента И, три элемента НЕ, причем выкоды разрядов первого регистра соединены с входами блока удвоения кода и первой группой информационных входов коммутатора, вторая группа информационных входов кото. рого соединена с выходами блока уд воения кода, выходы коммутатора под. ключены к информационным входам .блока инверсии, выходы блока инверсии подключены к входам разрядов накапливающего сумматора, выходы разрядов младшей тетрады которого подключены к входам разрядов старшей тетрады второго регистра, выход первого разряда младшей тетрады второго регистра соединен с первым входом первого элемента И и через элемент НŠ— с первым входом второго элемента И, выход второго разряда младшей тетрады второго регистра соединен с первым входом третьего элемента И и через элемент НŠ— с первым входом четвертого элемента И, выход третьего разряда младшей тетрады второго регистра соединен с втоФ рыми входами второго и четвертого S элементов И, выход четвертого разря- уу да младшей тетрады второго регистра соединен с управляющим входом блока инверсии, с входами младших разря цов всех тетрад накапливающего сум-. матора и через элемент НŠ— с вторым входом третьего элемента И, второй вход первого элемента И и третий вход второго элемента И соединены с первым тактовым входом:устройства, третьи входы третьего и четвертого элементов И соединены с вторым тактовым входом устройства, выходы первого элемента И и элемента ИЛИ соединены с управляккцими входами коммутатора, входы управления сдвигом второго регистра и накапливающего сумматора соединены с третьим тактовым входом устройства, выходы разрядов второго регистра и накапливакицего сумматора являются выходами уст- . ройства.

1 124286

Изобретенйе относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.

Известно устройство, предназначен- 5 ное для реализации операции умножения в параллельном двоичном коде, содержащее два.регистра, сумматор и формирователь частичных произведений с входом, сумматора, выход второго регистра соединен с вторым входом формирования частичных произведений 1).

Однако известное устройство имеет малое быстродействие. Для повышения быстродействия увеличивают число 15 разрядов множителя, отрабатываемых за один шаг умножения.

Известно устройство умножения, основанное на обработке за один шаг умножения четыРех разрядов множите- 20 ля,содержащее четыре регистра, сумматор, два запоминающих устройства, счетчик, устройство управления, причем выход первого запоминающего устройства через первый регистр соединен с входом сумматора, выход третьего регистра соединен с входом четвертого регистра и через второй ре/ гистр — с входом сумматора, выход сумматора соединен с входами первого 30 запоминающего устройства и входами третьего и четвертого регистров, второй выход первого запоминающего устройства соединен с входом второго запоминающего устройства, выход второго запоминающего устройства соединен с входом счетчика и устройства управления (2 .

Однако для формирования кратных множимого в таком устройстве тре- gg буется выполнение 7 операций сложения, операция умножения ускоряется лишь в 2-3 раза (в зависимости от длины разрядной сетки), при малой азрядной сетке (2 и менее байта) ус-45 орения операции нет. Кроме того, известное устройство требует очень .большого расхода оборудования.

Для ускорения операции умножения используют и методы, позволяющие су- 50 щественно сократить время выполнения операции суммирования. Сокращение времени выполнения операции суммирования возможно при использовании избыточных кодов. 55

Наиболее близким к изобретению по технической сущности является устройство,4пя умножения в избыточной двоичной системе, содержащее четыре регистра, схему анализа знака, коммутатор, схему умножения, сумматор, причем входы первого и второго ре- гистров и схема анализа знака соединены с входами устройства, выходы первого и второго регистров через схему умножения н коммутатор соединены с входами сумматора, выход схемы анализа знака соединен с вторым входом коммутатора, выход сумматора соединен с входом третьего регистра, выходы третьего регистра соединены с входом четвертого регистра, входом сумматора и выходом устройства 31.

Однако указанное устройство предназначено для обработки последовательных кодов, имеющих ограниченное применение, за один цикл умножения обрабатывается один двоичный разряд множителя, что приводит к малому быстродействию устройства, а кроме того, данное устройство требует большого расхода оборудования.

Целью изобретения является повышение быстродействия и упрощение устройства.

Эта цель достигается тем, что устройство для умножения в избыточной системе счисления, содержащее два регистра, коммутатор и накапливающий сумматор, причем информационные входы регистров соединены с входами соответствующих операндов устройства, содержит блок удвоения кода, блок инверсии, элемент ИЛИ, четыре элемента И, три элемента НЕ, причем выходы разрядов первого регистра соединены с входами блока удвоения кода и первой группой информационных входов коммутатора, вторая группа информационных входов которого соединена с выходами блока удвоения кода, выходы коммутатора подключены к информационным входам блока инверсии, выходы блока инверсии подключены к входам разрядов накапливающего сумматора, выходы разрядов младшей тетрады которого подключены к входам разрядов старшей тетрады второго регистра, выход первого. разряда младшей тетрады второго регистра соединен с первым входом первого элемента

И и через элемент НЕ - с первым входом второго элемента И, выход втор6го разряда младшей тетрады второго регистра соединен с первым входом третьего элемента И и через элемент

3 11242

НŠ— с первым входом четвертого элемента И, выход третьего разряда младшей тетрады второго регистра соединен с вторыми входами второго и четвертorо элементов И„ выход четвер- 5 того разряда младшей тетрады второго регистра соединен с управляющим входом блока инверсии, с входами младших разрядов всех.тетрад накапливакщего сумматора и через элемент НЕ-Ip с вторым входом третьего элемента И, второй вход первого элемента И и третий вход второго элемента И соединены с первым тактовым входом устройства, третьи входы третьего и четвертого элементов И соединены с вторым тактовым входом устройства, выходы первого элемента И и элемента КПИ сое-. динены с управляющими входами коммутатора, входы управления сдвигом второго регистра и накапливающего сумматора соединены с третьим тактовым входом устройства, выходы разрядов второго регистра и накапливающего сумматора являются выходами уст- 25 ройства.

На фиг. 1 приведена схема устройства для умножения в избыточной системе счисления, на фиг. 2 — одна тетрада блока удвоения кода, на фиг. 3 "ЗО тетрада блока инверсии.

Устройство содержит регистр 1, вход 2 первого операнда, блок 3 удвоения кода, коммутатор 4, блок 5 инверсии, накапливающий сумматор 6, 35 регистр 7, вход 8 второго операнда элемент ИЛИ 9, элемент И 10, элемент

НЕ 11, элементы И 12, 13, элемент

НЕ 14, элемент И 15, элемент НЕ 16, тактовые входы 17-19, выходы 20 и

21.

Тетрада блока 3 удвоения кода содержит элементы И 22-31, элементы

ИЛИ 32-37, элементы HF 38.-4 1.

Тетрада блока 5 инверсии содержит 45 элементы И 42-49, элементы ИЛИ 50-53, элементы НЕ 54-58.

Информационный вход регистра 1 соединен с входом 2 устройства, выходы его разрядов соединены с входами 50 блока 3 и коммутатора 4. Выход коммутатора 4 через блок 5 соединен с входом накапливающего сумматора 6.

Выход коммутатора 4 через блок 5 соединен с входом накапливающего сум-55 матора 6. Выходы младшей тетрады накапливающего сумматора 6 соединен с входами старшей тетрады регистра

86 4

7. Информационные входы регистра 7 соединены с входом 8 устройства. Вхо- г

1 ды управления сдвигом сумматора 6 и регистра 7 соединены с тактовым входом l9. Ипадший разряд младшей тетради регистра 7 соединен с входом элемента И 10 и через элемент НЕ

11 — с входом элемента И 12. Второй разряд ипадшей тетрады регистра 7 соединен с входом элемента И 13 и че "

I рез элемент НЕ 14 — с входом элемен- та И 15. Третий разряд младшей тетрады регистра 7 соединен с вто рыми входами элементов И 12 и 15. Чег вертый разряд мпадшей тетрады ре гистра 7 соединен с управляющим входом блока 5 и через элемент НЕ 16с вторым входом элемента И 13. Второй вход элемента И 10 и третий. вход, элемента И 12 соединены с тактовым входом 17. Третьи входы элементов И

13 и 15 соединены с тактовым входом

18. Выход элемента И 10 соединен с первым управляющим входом коммутатора 4. Выходы элементов И 12, 13, 15 через элемент ИЛИ 9 соединены с вторым управляющим входом коммутатора 4. Выходы накапливающего сумматора 6 и регистра 7 соединены с вйI ходами 20 и 21 устройства соответственно, четвертый разряд тетрады регистра 7 соединен с входами мпадших разрядов всех тетрад сумматора 6. Эле мент ИЛИ 32 (фиг. 2}, соединенный с входами блока 3, на которые поступа"

+ ют пере ос II„„; ЦМл з младшей ТеТ рады регистра 1, формирует младший разряд удвоенной тетрады В„;, на эле.ментах НЕ 38-41 формируются инверФг сни Гл, а11 ° а21 a41 1 cooTaeT-, ственно. С помощью элементов И 22, 23 и элемента ИЛИ ЗЗ формируется второй. разряд удвоенной тетрады в с no2i мощью элементов И 24-26 и элемента

ИЛИ 34 — третий разряд в ; с помощью элемента ИЛИ 35 и элемента И 27четверт и разряд в4 ° AH ormHo же менты И 28, 29 и элемент ИЛИ 36 фор" мируют перенос в старшую тетраду П,. ° элементы И 30, 31 и элемент ИЛИ 37 - перенос И т, Множимое и его удвоеное значение поступают на информационные входы коммутатора 4 . Коммутатор 4 управляется схемой анализа кода, состоящей из элементов И 10 °

12, 13, 15, элементов HE 11, 14, 16 и элемента ИЛИ 9. На входы этой схемы поступает очередная тетрада

1124286 н ожителя. Очередная тетрада множиеля отрабатывается за два такта. Если обозначить управляющий сигнал

Первого такта, поступающий на вход

17, как С, сигнал второго такта, 5

Поступающий на вход 18, как С, разряды очередной тетрады множителя 84, d3,d d сигнал на входе коммутаФ. тора 4, управляющий передачей множимого, как У и сигнал на входе коммутатора 4, управляющей передачей удвоенного множимого, как-У, то управление коммутатора 4 опишется следукицими булевыми выражениями:

Y =c„d,.;

1 111!

Y =c d .d +c d .d .+с d,d

2. 2 3j 1 2 fj 2j 23j

Сформированные в коммутаторе 4 частич ные произведения поступают на блок инверсии 5. Блок инверсии 5 управляется знаковым разрядом очередной тетрады множителя d4 ° . Если d4.= О, час4j тичное произведение проходит на вход сумматора 6 без изменений. Если d4 =1 на вход сумматора 6 поступает двоичная инверсия частичного произведения и одновременно в младший разряд каждой тетрады сумматора 6 поступает единица. На входы блока 5 (фиг. 3) поступает тетрада частичного произве t дения, сформированная в коммутаторе.

В элементах НЕ 54-57 формируется ее инверсия. Знаковый разряд тетрады множителя инвертируется v элементе

4j

HE 58. Если d4 = О, то d = 1, и через элементы И 42-45 и элементы ИЛИ

50-53 проходит тетрада частичного произведения без изменения. Если Д,.=

1, то через элементы И 46-49 и эле40 менты ИЛИ 50-53 проходит инверсия тетрады частичного произведения. На выходах формируется тетрада частич ного произведения с присвоенным знаком. Так как тетрады кодируются в дополнительном коде, то при 4 = .1 содержимое каждой тетрады сумматора

6 должно быть увеличено на единицу младшего разряда. С этой целью вы, 1 .ход д4 подключается к свободному входу; младшего разряда тетрады сумматора.

Устройство работает следующим образом.

Множимое с входа 2 записывается в регистр 1, множитель с входа 8 — в регистр 7. Сомножители представлены в иэбыгочном восьмеричном коде, циф"

Ры которого кодируются следующим образом: — 0000

+1 — 0001

+2 — 0010

+3 — 0011

+4. — 0100

1 — 1111

-2 — 1110

-3 — 1 10 1 т ° е. одна восьмеричная цифра пред ставляется в виде тетрады, старший разряд тетрады кодирует знак цифры, три последующих разряда — саму цифру., С выхода регистра 1 множимое посЬ пает на вход удвдителя 3, который формирует удвоенное значение множимого. Удвоитель 3 представлет собой комбинационное устройство, состоящее из однотипных блоков-тетрад, Если обозначить:

4 3 » 2 1 Разряды " — и тетра ды множимого 4, 3„, 2,, Ь1. — Разряды 1-й тетраЪ ды удвоенного множимог о

П, П . — положительный и отст-1 рицат е льный пер еносы, формирующиеся в 1-й тетраде и поступающие в соседнюю тетраду, П ., П - — положительный и отрицательный переносы, поступающие в 1-ю тетраду из соседней младшей тетрады, ro одна тетрада удвоителя описывается следующей системой выражений:

,„- „. ь, ь„., 3,.=,iR .+o.ы .@ „П"

2 11 2i мл1 .П .+„.П2i 11 hMi 4i pt

Ь .--П+ +n лм1 мл 1 и+ - +

Ст1- 4 с 3 +Р .+ .+П . а а ..

«21" Мл1 41

1i

В коммутаторе 4 б,Пока инверсии

5 формируется произведение мнажимого на восьмеричный (с учетом зрака) разряд множителя. Это произведение

1124286 поступает на вход сумматора 7, работающего в избыточных кодах, и суммируется в нем с ранее накопленной суммой. По завершении отработки тет" рады множителя на вход 19 поступает сигнал сдвига, содержимое сумматора

6 и регистра 7 сдвигается на одну тетраду,в сторону младших разрядов

Умножение завершается после отработки последней тетрады, множителя.

Старшие тетрады произведения из сумматора 6 поступают на выход 20 устройства. Ипадшие тетрады из регистра 7 поступают на выход 21 устройства.

В отличие от прототипа данное устройство позвбляет обрабатывать па-, раллельные жоды, используемые практически повсеместно. Для представления числа 2" в прототипе требуется и избыточных двоичных разрядов. Операция умножения занимает 2п тактов.

В предлагаемом устройстве для представления чисел такого же диапазона 25 потребуется К тетрад, где К находит ся из выражения

30 откуда и+ 1

Отработка одной тетрады требует три такта и время умножения составляет (и+1) тактов. Следовательно, . врв умножения сокращается примерно

2 pasa. Сравним прототип с данным. устройством по расходу оборудования.

Прототип содержит четыре регистра, причем два из них (для сомножителей) предназначены для приема двоичного избыточного кода, т.е. представляют собой по два двоичных регистра и два для результата (эквивалентные обычным двоичным регистрам). В результате все регистры 6„- П триггеров.

Данное, устройство для построения регистров сомножителей требует

8 — (a+1) триггеров (при равном диапазоне изменения чисел).

В результате экономия составляет

10 (й — 3) триггера..Коммутаторы и сумматоры прототипа и данного устройства примерно. эквивалентны.

Схема анализа знака .прототипа примерно эквивалентна четырем элементам И, трем элементам НЕ и одному элементу ИЛИ.

Схема умножения прототипа примерно эквивалентна блоку инверсии прилагаемого устройства.

В результате данное устройство оказывается экономичнее прототипа почти на 303.

1 i 24286

112А286

1124286

Составитель В,Березкин

Редактор Н.Швьдкая Техред М.Надь Корректор М. Розман

Заказ 8280/37 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открыгий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП"Патент", г. Ужгород, ул. Проектная, 4