Устройство для динамического преобразования адреса

 

УСТРОЙСТВО ДЛЯ ДИНАМИЧЕСКОГО ПРЕОБРАЗОВАНИЯ АДРЕСА, содержащее регистр ключа, ассопиативную память, регистр реального адреса, регистр логического адреса, вход логического адреса устройства соединен с информационным входом регистра логического адреса, выход индексов блока и байта которого соединен с входом индексов блока и байта регистра реального адреса, выход которого соединен с выходом реального адреса устройства, вход загрузки которого соединен с входом загрузки ассоциативной памяти и с информационным входом регистра включа, выход которого соединен с входом ключа ассоциативной памяти, вход индекса страницы которой соединен с выходом индекса страницы логического адреса, выход реального адреса ассоциативной памяти соединен с адресным входом регистра реального адреса, а первый управляющий выход ассоциативной памяти соединен с первым выходом режима поиска устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены мультиплексор, регистр адреса, два дешифратора и шифратор, причем выход индекса блока регистра логического адреса соединен с входом первого дешифратора, выход которого соединен с входом маски ассоциативной памяти, второй управляющий i выход которой соединен с управляющим входом мультиплексора, выход которо (Л го соединен с информационным входом регистра адреса, выход которого соединен с входом второго дешифратора, выход которого соединен с адресным входом ассоциативной памяти, адресный выход которой соединен с входом пмфратора, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с входом загрузки устройства, второй выход режима поиска которого соединен с вторым управляющим выходом ассоциативной памяти.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (1И

3@В G 06 F 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВ,Ф

ГОсудАРстВенный НОмитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21ю) 3617846/24-24 (22) 11.07.83 (46) 15.11.84, Бюл. 9 42 (72) P..М.Асцатуров, А.П.Запольский, B.A.Áåçðóêoâ, В.Б.Икляр и H.A,Âoëêoва (53 ) 681 ° 325 (088. 8 ) (56) 1. Патент CDlA 9 4057848, кл. G 06 F 7/04, опублик. 08.11.77.

2. Патент США 9 3902164, кл. G 06 F 7/04, опублик. 26.08.75 (прототип ). (54)(57) УСТРОЙСТВО ДЛЯ ДИНАМИЧЕСКОГО ПРЕОБРАЗОВАНИЯ АДРЕСА, содержащее регистр ключа, ассоциативную память, регистр реального адреса, регистр логического адреса, вход логического адреса устройства соединен с информационным входом регистра логического адреса, выход индексов блока и байта которого соединен с входом индексов блока и байта регистра реального адреса, выход которого соединен с выходом реального адреса устройства, вход загрузки которого соединен с входом загрузки ассоциативной памяти и с информационным входом регистра включа, выход которого соединен с входом ключа ассоциативной памяти, вход индекса страницы которой соединен с выходом ин1 декса страницы логического адреса, выход реального адреса ассоциативной памяти соединен с адресным вхо- < дом регистра реального адреса, а первый управляющий выход ассоциативной памяти соединен с первым выходом режима поиска устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены мультиплексор, регистр адреса, два дешифратора и шифратор, причем выход индекса блока регистра логического адреса соединен с входом первого дешифратора, выход которого соединен с входом маски ассоциативной памяти, второй управляющий выход которой соединен с управляющим PQ входом мультиплексора, выход которого соединен с информационным входом регистра адреса, выход которого соединен с входом второго дешифратора, выход которого соединен с адресным входом ассоциативной памяти, адрес- Я ный выход которой соединен с входом шифратора, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с входом загрузки устройства, второй выход режима поиска которого соединен с вторым управлякицим выходом ассоциа, тивной памяти.

Изобретение относится к вычислительной технике и предназначено для преобразования множества логических адресов в реальные адреса.

Известно устройство преобразования адресов, содержащее регистр логи- 5 (ческого адреса, табличный буфер,ком-параторы, группу элементов И и регистр реального адреса (.1(. ,l.: .

Данное устройство не идентифи. цирует вычислительный процесс, т.е. всем процессом выделена одна виртуальная память. Целесообразно каждому процессу выделить собственную виртуальную память, что требует идентификации процесса в устройстве.

Недостатком этого устройства является отсутствие таких возможностей.

Наиболее близким к изобретению является, устройство динамического преобразования адреса в системе об- 20 работки данных с виртуальной памятью, содержащее регистр ключа, ассоциативную память, регистр реального адреса, регистр логического адреса, первый вход устройства соединен с 25 входом регистра логического адреса, первый выход которого соединен с первым входом регистра реального адреса, выход. которого соединен с первым выходом устройства, второй вход 30

- которого соединен с первым входом ассоциативной памяти и с входом регистра ключа, выход которого соединен с вторым входом ассоциативной памяти, третий вход которой соеди- 35 нен с вторым выходом регистра логического адреса, первый выход ассоциативной памяти соединен с вторым входом регистра реального адреса, а второй выход ассоциативной памяти соединен с вторым выходом устройства j2j.

Однако данное устройство не ориентировано для организации виртуальной памяти с блочной структурой страницы, так как каждый блок стра- 45 ницы потребовал бы отдельной ячейки в ассоциативной памяти, что снижает быстродействие устройства.

Цель изобретения — повышение быстродействия за счет минимизации вре- 5О мени загрузки блоков страницы.

Поставленная цель достигается тем,что в устройство, содержащее регистр ключа, ассоциативную память, регистр реального адреса, регистр логического адреса, вход логического адреса устройства соединен с информационным входом регистра логичес.кого адреса, выход индексов блока и байта которого соединен с входом индексов блока и,байта регистра ре- О ального адреса", выход которого соединен с выходом реального адреса .устройства, вход загрузки которого соединен с входом загрузки ассоциативной памяти и с информационным 65 входом регистра клн ча, выход которого соединен с входом ключа ассоциативной памяти, вход индекса страницы которой соединен с выходом индекса страницы логического адреса, выход реального адреса ассоциативной памяти соединен с адресным входом регистра реального адреса, а первый управляющий выход ассоциативной памяти соединен с первым выходом режима поиска устройства, введены мультиплексор, регистр адреса, два дешифратора и шифратор, причем выход индекса блока регистра логического адреса соединен с входом первого де)шифратора,.выход которого соединен . с входом маски ассоциативной памяти, второй управляющий выход которой соединен с управляющим входом мультиплексора, выход которого соединен с информационным входом регистра адреса, выход которого соединен с входом второго дешифратора, выход которого соединен с адресным входом ассоциативной памяти, адресный выход которой соединен с входом шифратора, выход которого соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с входом загрузки устройства, второй выход ре- жима поиска которого соединен с вторым управляющим выходом ассоциативной памяти.

На фиг 1 приведена общая схема устройства, на фиг,2 — ассоциативная память.

Устройство для динамического преобразования адреса (фиг.1) содержит регистр 1 ключа, ассоциативную память 2, регистр 3 реального адреса, регистр 4 логического адреса, мультиплексор 5, регистр 6 адреса, второй дешифратор 7, шифратор 8 и пер вый дешифратор 9, первый вход 10 устройства, первый выход 11 устройства, второй вход 12 устройства, второй выход 13 устройства, третий выход 14 устройства.

Ассоциативная память 2 предназначена для хранения реальных адресов страницы и выдачи реального адреса по соответствующему ему логическому адресу и ключу, хранящемуся в регистре 1 ключа. Ассоциативная память (Фиг.21 содержит первый 15, второй 16 и третий 17 элементы ИЛЙ и M каналов 18,, 18,..., 18х,, каждый из которых содержит первый 19, второй 20, третий 21 и четвертый 22 элементы Й, первый 23, второй 24, третий 25 компараторы, первый 26, второй 27, третий 28 и четвертый 29, регистры.

Регистр 1 ключа (фиг.1) предназ-начен для идентификации вычислительного процесса (пользователя)..В слу- чае переключения с одного"процесса

1124300. на другой в него загружается новый ключ идентийицируюший новый процесс

Первый. регистр 26 (фиг.2) содержит ключ, идентифицирующий вычислительный процесс, и предназначен для осуществления ассоциативного поиска . в ассоциативной памяти 2. Второй регистр 27 содержит индекс страницы н предназначен для осуществления ассоциативного поиска. Третий регистр 28 содержит маску загруженных блоков, 10

Разрядность равна N — число блоков в странице. Единичное состояние разряда 1 указывает на то, что

1-й блок страницы загружен в реальную память, предназначен для осу- 15 ществления ассоциативного поиска.

Четвертый регистр 29 содержит реальный адрес страницы, записанный в ассоциативную память 2. Реальный адрес страницы в случае успешного ассоциативного поиска поступает в регистр 3 реального адреса.

Устройство работает следуюшим образом, Пусть реализована страничная виртуальная память с обменом между виртуальной памятью и реальной блоками. H блоков образуют одну страницу.

Причем различным вычислительным процессам (пользователям ) предоставляется весь объем виртуальной памяти.

С целью идентификации пользователя в регистр 1 ключа (фиг.1) записыва ется ключ, закрепленный за данным пользователем. Установка ключа происходит с второго входа 12 устройства.. В ходе обработки в случае обращения к виртуальной памяти логический адрес поступает на первый вход 10 устройства и помещается в регистре 4 логического адреса. Ин- 4О декс блока регистра 4 поступает в первый дешифратор 9, на выходе которого вырабатывается маска затребованного блока (наличие сигнала на

i-й шине указывает, что затребован 45

i-й блок в странице). Ключ из регистра 1 ключа (фиг.1), индекс страницы из регистра 4 логического адреса и маска затребованного блока из первого дешифратора 9 поступают в ассоциативную память 2, где осуществляется ассоциативный поиск.

Ассоциативный поиск происходит следующим образом. Ключ из регистра 1 ключа поступает на второй вход первого компаратора 23 (фиг.2) в каждом канале 18„, 18,..., 18,„, где

М.- число ячеек в ассоциативной памяти. На первый вход первого компаратора 23 поступает сигнал с первого регистра 26, содержащий ключ поль-il зователя. В случае совпадения на выходе первого компаратора будет возбужден единичный сигнал, Аналогично, в случае совпадения индекса страницы из регистра 4 логического 65 адреса с содержимым второго регистра 27, на выходе второго компаратора 24 будет также возбужден единичный сигнал. Маска затребованного блока из первого .дешифратора 9 сравнивается с маской загруженных блоков, хранящейся в третьем регистре 28, в третьем компарлторе 25. В случае совпадения масок на выходе третьего компаратора 25 возбуждается единичный сигнал.

В случае наличия на выходах всех компараторов 23, 24 и 25 канала 18, i единичных сигналов на выходе третьего элемента И 21 будет единичный сигнал, который разрешит передачу сигнала регистра 29 через второй элемент И 20 и далее через первый элемент ИЛИ 15 в регистр 3 реального адреса, т.е. ассоциативный поиск успешен и прочитана i-я ячейка ассоциативной памяти.

В случае успешного ассоциативного поиска на остальных выходах ассоциативной памяти единичные сигналы отсутствуют (фиг.2) .

В случае неуспешного ассоциативного поиска, т.е. на выходах всех трех компараторов 23, 24 и 25 в каждом канале 18„, 18,..., 18,„ нет одновременно единичных сигналов, то выход третьего элемента И 21 ни в

1одной группе не имеет единичного сигнала, поэтому на инверсном выходе второго элемента ИЛИ 16 будет возбужден единичный сигнал, который поступает на второй выход 13 устройства и указывающий, что процесс динамического преобразования адреса невозможен.

Если в каком-то канале 18 не совпали лишь маски запрошенного блока, т.е. на выходах первого 23 и второго 24 компараторов единичный сигнал, а на выходе третьего компаратора 25 нулевой сигнал, то на выходе четвертого элемента И 22 будет возбужден единичный сигнал, который, пройдя через третий элемент ИЛИ 17, поступает на третий выход 14 устройства и мультиплексор 5. Наличие единичного сигнала на третьем выходе устройства указывает, что нет только требуемого блока в реальной памяти, а страница выделена данному пользователю.

Одновременно с выхода четвертого элемента И 22 канала 18 в шифра1 тор 8 поступает единичный сигнал по

1-й шине, указывающий, что требуемая страница данного пользователя (ее реальный адрес ) нвходится в i-й ячейке ассоциативной памяти.

Загрузка ассоциативной памяти происходит с использованием второго входа 12 устройства. Загружаемая информация поступает на второй вход первого, элемента И 19 в каждом ка1124300 нале 18„, 18,..., 18„„. Если i-я ши на с выхода второго дешифратора 7 имеет единичный сигнал, то, следовательно, только в i-м канале 18) загружаемая информация, пройдя через первый элемент И 19, поступает в 5 регистры 26, 27, 28 и 29.

Таким образом происходит загруз-. ка ассоциативной памяти по адресу, хранящемуся в регистре б адреса (фиг.1), Адрес ячейки ассоциативной 10 памяти поступает либо с второго входа 12 устройства, либо с шифратора 8, когда ассоциативная память обнаруживает, что нет только требуемого блока, а страница выделена поль-)5 зователю (единичный сигнал на выходе третьего элемента ИЛИ 17 (фиг.2), т.е. на третьем выходе устройства).

Таким образом обеспечивается автоматическая адресация ячейки ассоциативной памяти"в случае обнаружения только отсутствия требуемого блока в реальной памяти.

Если ассоциативный поиск успешен, то считанный из ассоциативной памяти 2 (фиг.1) реальный адрес страницы поступает и запоминается в.регистре 3 реального адреса, в последний иэ регистра 4 логического адреса поступает также индекс байта и индекс блока, образуя полный реальный адрес, который поступает на первый выход 11 устройства и далее в устройство памяти. Таким образом устройство осуществило динамическое преобразование адреса. 35

В случае, неуспешного ассоциативного поиска, когда нет требуемой страницы (ее реального адреса ) данI ного пользователя в ассоциативной памяти 2; возбужден единичный сигнал 40 на втором выходе 13 устройства и отсутствует единичный сигнал на третьем выходе 14 устройства. Вычислительный процесс прерывается и осуществляется загрузка в ассоциативную память информации о местонахождении требуемой страницы и блока в реальной памяти (может понадобиться даже перераспределитель в реальную память с коррекцией ассоциативной памяти) После этого прерванный процесс восстанавливается и при запросе к данному блоку будет осуществлено динамическое преобразование логического адреса в реальный.

В случае неуспешного ассоциативного поиска, когда нет лишь требуемого блока в реальной памяти, возбужден единичный сигнал на вторбм выходе 13 устройства и на третьем выходе 14 устройства. Вычислительный процесс прерывается с целью дозагруэки блока в реальную память ° В ассоциативную память 2 записывается измененная маска загруженных блоков, используя автоматическую адресацию ячеек ассоциативной памяти. Далее прерванный процесс восстанавливается и при запросе к данному блоку будет осуществлено динамическое преобразование логического адреса в реальный. Автоматическая адресация ячеек ассоциативной памяти позволяет минимизировать время-процедуры загрузки новой маски блоков в ассо-. циативную память. В противном случае было бы нужно считывать подряд все ячейки ассоциативной памяти и определять искомая ячейка или нет.

Это в среднем увеличивает процеду— ру на М/2 операций чтений из ассоциативной памяти и анализа искомая ячейка или нет.

Технико-экономическая эффективность изобретения заключается в том, что оно позволяет организовать страничную виртуальную память с блочной структурной страницы с выделением всего объема виртуальной памяти каждому пользователю, что обеспечивает минимизацию времени дозагруэки требуемого блока.

Составитель Г.Пономарева

Техред Т. дубинчак Корректор Н.Король

Редактор М.Петрова

Закаэ 8281/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, москва, 5-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4