Устройство управления процессора двухмерного преобразования фурье

 

УСТРОЙСТВО УПРАВЛЕНР1Я ПРОЦЕССОРА ДВУХМЕРНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее генератор тактовых .сигналов,, вход з.апуска которого является входом запуска устройства, первый счетчик, первый счетчик базовых операций и группу адресных регистров, информационные выходы которых являются адресными выходами устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет увеличения быстродействия, в него введены второй счетчик, второй счетчик базовых операций, первый и второй счетчики стадий, первый и второй счетчики групп, регистр индикаторов режима, регистр номера, первый и второй счетчики шагов, четыре регистра первого поля адреса, четыре регистра второго поля адреса, пять регистров третьего поля адреса, пять блоков постоянной памяти, три входных регистра, четыре регистра кодов соответствия, двухразрядный счетчик, управляющий регистр , управляющий блок постоянной памяти, три группы.мультиплексоров, три элемента И, первый и второй узлы анализа кодов счетчиков базовых операций , сдвиговый регистр, три триггера , первый и второй узлы анализа кодов счетчиков, первый и второй узлы анализа кодов счетчиков ста- . дий, причем информационный выход регистра индикаторов режима является первым управляющим выходом устройства, выходы разрядов регистра номера соответственно подключены к прямым входам старших разрядов адресных регистров группы, инверсные входы CTapiJJHX разрядов которых соединены с выходами разрядов регистров первого поля адреса и регистров второго поля адреса, выходы разрядов i -го (,4) регистра третьего поля адреса подключены к прямому входу младпшх разрядов -i -го и (i+A)-ro ад (Я ресных регистров группы, выходы разрядов пятого регистра третьего поля адреса соединены с инверсными входами младших разрядов адресных регистров группы, первый и к-й входы разрядов i -го (i, k 1,4) регистра кодов соответствия соединены соответственно с выходом (-1 + 1)-го разряда первого блока постоянной памяти и выходом третьего разряда (k+1)-ro блока 35 1 постоянной памяти, выходы разрядов управляющего регистра подключены к управляющим входам соответственно регистра Номера, регистров кодов соответствия , регистров первого поля адреса, регистров второго поля адреса , регистров третьего поля адреса, первого и пятого блоков постоянной памяти, адресный вход управляющего блока постоянной памяти подключен к информационному выходу двухразрядного счетчика, а информационный выход управляющего блока постоянной памяти соединен с ИЕ{формационным входом

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) auo G 06 F 15 332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3514554/18-24 (22) 26, 11. 82 (46) 30.10.84. Бюл.940 (72) Л.Н.Василевич, А.А.Коляда, П.Д.Кухарчик, В.В.Ревинский и А.Ф.Чернявский (71) Научно-исследовательский институт прикладных физических проблем им. акад.А.Н.Севченко (53) 681.32(088.8) (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ ПРОЦЕС.

СОРА ДВУХМЕРНОГО ПРЕОБРАЗОВАНИЯ

ФУРЬЕ, содержащее генератор тактовых ,сигналов,. вход запуска которого является входом запуска устройства, первый счетчик, первый счетчик базовых операций и группу адресных регистров, информационные выходы которых являются адресными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет увеличения быстродействия, в него введены второй счетчик, второй счетчик базовых операций, первый и второй счетчики стадий, первыч и второй счетчики групп, регистр индикаторов режима, регистр номера, первый и второй счетчики шагов, четыре регистра первого поля адреса, четыре регистра второго поля адреса, пять регистров третьего поля адреса, пять блоков постоянной памяти, три входных регистра, четыре регистра кодов соответствия, двухраэрядный счетчик, управляющий регистр, управляющий блок постоянной памяти, три группы. мультиплексоров, три элемента И, первый и второй узлы анализа кодов счетчиков базовых операций, сдвиговый регистр, три триггера, первый и второй узлы анализа кодов счетчиков, первый и второй узлы анализа кодов счетчиков стадий, причем информационный выход регистра индикаторов режима является первым управляющим выходом устройства, выходы разрядов регистра номера соответственно подключены к прямым входам старших разрядов адресных регистров группы, инверсные входы старших разрядов которых соединены с выходами разрядов регистров первого поля адреса и регистров второго поля адреса, выходы разрядов -го (i =1,4) регистра третьего поля адреса подключены к прямому входу млад- Е а

1инх разрядов j -го и (1+4) — го адресных регистров группы, выходы разрядов пятого регистра третьего С: поля адреса соединены с инверсными входами мпадших разрядов адресных регистров группы, первый н к-й входы разрядов i -ro (, k =1,4) регистра кодов соответствия соединены соответственно с выходом (+ 1) -го разряда пер вого блока постоянной памяти и выходом третьего разряда (4+1)-го блока постоянной памяти, выходы разрядов управляющего регистра подключены к управляющим входам соответственно регистра номера, регистров кодов соответствия, регистров псрвого поля адреса., регистров второго поля адреса, регистров третьего поля адреса, первого и пятого блоков постоянной памяти, адресный вход управляющего блока постоянной памяти подключен к информационному выходу двухразрядного счетчика, а информационный выход управляющего блока постоянной памяти соединен с информационным входом

1121677 управляющего регистра, информационные выходы мультиплексоров первой группы соединены с информационным входом регистра номера и информационным выходом первого входного регистра, информационный выход которого подключен к адресному входу первого блока постоянной памяти, первый и второй входы 1 -ro (=1,23 узла анализа счетчика базовых операций соединены соответственно с информационным выходом < --го счетчика базовых операций и выходом (1 +2)-ro элемента И, первый и второй выходы у -го узла анализа счетчика базовых операций соединены соответственно с управляющим входом s -го счетчика базовых операций и счетным входом -ro счетчика стадий, выход старшего разряда сдвигового регистра соединен с управляющими входами мультиплексоров первой, второй и третьей групп, входом старшего разряда регистра индикаторов режима, первым входом третьего элемента И и третьим входом второго узла анализа кодов счетчика базовых операций, счетный вход первого триггера подключен к выходу первого элемента И, первый вход которого подключен к выходу старшего разряда первого счетчика шагов, выход первого триггера подключен к входам младших разрядов сдвигового регистра, регистра индикаторов режима, первому входу второго элемен та И и третьему входу первого узла анализа счетчика базовых операций, ! первый и второй входы j -го (1 =1, 2) узла анализа счетчика соединены соответственно с информационным выхо» дом (-ro счетчика и счетным входом -го счетчика, первый и второй выходы -ro узла анализа кодов счетчика соединены со счетными входами соотI ветственно -ro. счетчика шагов

I и -го счетчика групп, первый и

I второй входы 1 -го (=1, 2) узла анализа счетчика стадий соединены соответственно с информационным выходом s -ro счетчика стадий и счетным входом j --го счетчика стадий, выход 1 -ro узла анализа кодов счетчика стадий подключен к счетному входу 1 -го счетчика, первый и вто.рой информационные входы мультиплексоров первой группы соединены с информационными выходами соответственно первого и второго счетчиков, первый и второй информационные входы мультиплексоров второй группы соединены с информационными выходами соответственно первого и второго счетчиков базовых операций, информационные выходы мультиплексоров второй группы соединены с информационным входом второго входного регистра, информационный выход которого под» ключен к адресным входам второго, третьего, четвертого и пятого блоков постоянной памяти, информационные выходы счетчиков групп, счетчиков стадий, второго и третьего триггеров подключены к соответствующим информационным входам мультиплексоров третьей группы, информационные выходы которых соединены с информационным входом третьего входного регистра, информационный выход которого соединен с информационным входом управляющего блока постоянной памяти, информационный выход которого соединен с входами параллельного зане.сения информации первого и второго счетчиков базовых операций, выход третьего триггера подключен к входу первого разряда 1 -ro (=1,4) регистра первого поля адреса, входы второго и третьего разрядов которого соединены соответственно с выходом (+ 1)-го разряда первого блока пос— тоянной памяти и выходом второго разI ряда < --ro блока постоянной памяти

/ выход первого разряда < -ro блока постоянной памяти соединен с информаI ционным входом 1 -ro регистра второго Ноля адреса и входами 1 -го раз— ряда первого, второго, третьего и четвертого регистров третьего поля адреса, выход генератора тактовых сигналов подключен к вторым входам первого, второго и третьего элементов И, управляющим входам первого, второго, и третьего триггеров, управляющему входу сдвигового регистра, управляющему входу регистра индикаторов режима, управляющим входам адресных регистров группы, управляющим входам первого, второго, третьего, четвертого и пятого блоков постояйной памяти, управляющему входу регистра номера, управляющим входам первого, второго и третьего входных регистров, выход старшего разряда второго счетчика шагов является вторым управляющим выходом устройства, а информационные выходы первого, второго, третьего и четвертого регистров кодов соответствия являются кодовы- ми выходами устройства.

1121677 входом запуска устройства, первый счетчик, первый счетчик базовых операций и группу адресных регистров, информационные выходы которых являются адресными выходами устройства, введены второй счетчик, второй счетчик базовых операций, первый и второй счетчики стадий, первый и второй счетчики групп, регистр ин- .

0 дикаторов режима, регистр номера, первый и второй счетчики шагов, четыре регистра первого поля адреса, четыре регистра второго поля адреса, пять регистров третьего поля адреса, пять блоков постоянной памяти, три входных регистра, четыре регистра кодов соответствия, двухразрядный счетчик, управляющий регистр, управляющий блок постоянной памяти, три группы мультиплексоров„ три элемента И, первый и второй узлы анализа кодов счетчиков базовьи операций, сдвиговый регистр, три триггера, первый и второй узлы анализа кодов счетчиков, первый и второй узлы анализа кодов счетчиков стадий, причем информационный выход регистра индикаторов режима является первым управ ляющим выходом устройства, выходы разрядов регистра номера соответственно подключены к прямым входам старших разрядов адресных регистров группы, инверсные входы старших разрядов которых соединены с выходами разрядов регистров первого поля адреса и регистров второго поля адреса, выходы разрядов 1 -го (1 =1,4) .регистра третьего поля адреса подключены к прямому входу младших разрядов > -го и (1+4)-го адресных регистров группы, выходы разрядов пятого регистра третьего поля адреса соединены с инверсными входами младших разрядов адресных регистров группы, первый и к-й входы разрядов (-го(», h =1,4) регистра кодов соответствия соединения соответственно с выходом (+ 1) -го разряда первого блока постоянной памяти и выходом третьего разряда (+ 1)-ro блока постоянной памяти, выходы разрядов управляющего регистра подключены к управляющим входам соответственно регистра номера, регистров кодов соответствия, регистров первого поля адреса, регистров второго поля адреса, регистров третьего поля адреса, первого и пятого блоков постоянной памяти, адресный вход управЭтому устройству присущи перечне- 50 ленные недостатки.

Цель изобретения — увеличение быстродействия.

Поставленная цель достигается тем, что в устройство управления процессо"55 ра двухмерного преобразования Фурье, содержащее генератор тактовых сигналов, вход запуска которого является

Изобретение относится к вычислительной технике и предназначено для использования в процессорах быстрого преобразования Фурье (БПФ) конвейерного типа, осуществляющих обработку двухмерных комплексных сигналов.

Известно устройство управления для процессоров БПФ.

Однако это устройство ориентировано на алгоритмы БПФ с основанием

2 и не может быть использовано для реализации алгоритмов с основанием

4 (или со смешанными основаниями), характеризующихся повышенной точностью и более высокой производительностью. Кроме того, это устройст= во непригодно для работы в конвейерном режиме, что сужает сферу его применения.

Наиболее близким к изобретению 20 является устройство управления процессора БЛФ, содержащее регистр, первую и вторую группы элементов

И, первый и второй коммутаторы, узел задания режима,, первый и второй вы- 25 ходы которых соединены с первыми входами элементов И соответственно первой и второй групп, а первые входы подключены к третьему выходу регистра, счетчик строк или столбцов 50 и счетчик элементов строк или столбцов, входы которых подключены соответственно к четвертому и третьему выходам узла задания режима, первые выходы соединены соответственно с

35 третьим и вторым входами узла задания режима, а вторые выходы подключены к первым входам первого и второ- го коммутаторов соответственно, входы которых подключены к выходам эле- 40 ментов И первой и второй групп соответственно., регистр хранения адреса, узел обращения кода адреса, сумматор, выход которого через узел обращения кода адреса соединен с выходом устройства и через регистр хранения адреса со своим вторым входом, а первый вход соединен с вторым выходом регистра.

1 счетному входу i -ro счетчика, первый и второй информационные входы мультиплексоров первой группы соединены с информационными выходами соответственно первого и второго счетчиков, первый и второй информационные входы мультиплексоров . второй группы соединены с информа-е ционными выходами соответственно первого и второго счетчиков базовых операций, информационные выходы мультиплексоров второй группы соединены с информационным входом второго входного регистра, информационный выход которого подключен к адресным входам второго, третьего, четвертого и пятого блоков постоянной памяти, информационные выходы счетчиков групп, счетчиков стадий, второго и третьего триггеров подключены к соответствующим информационным входам мультиплексоров третьей группы, информационные выходы которых соединены с информационным входом третьего входного регистра, информационный выход которого соединен с информационным входом управляющего блока постоянной памяти, 10 информационный выход которого соединен с входами параллельного занесения информации первого и второго счетчиков базовых операций, выход третьего триггера подключен к входу первого разряда -го (1,4) регистра первого поля адреса, входы второго и третьего разрядов которого соединены соответственно с выходом (+1)-ro разряда. первого блока постоянной памяти и выходом второго разряда!

40 -ro блока постоянной памяти, выход первого разряда < -го блока постоянной памяти соединен с информационным входом s -ro регистра второго поля адреса и входами < --го раз— ряда первого, второго, .третьего и четвертого регистров третьего по- . ля адреса, выход первого разряда первого блока постоянной памяти соединен с информационным входом пятого регистра третьего поля ацреса, выход генератора тактовых сигналов подключен к вторым входам первого, второго и .третьего элементов И, управляющим входам первого, второго и третьего триггеров, управляющему входу сдвигового регистра, управляющему входу регистра индикаторов режима, управляющим входам адресных регистров.

3 1121677 ляющего блока постоянной, памяти подключен к информационному выходу двухразрядного счетчика, а информационный выход управляющего блока постоянной памяти соединен с информационным входом управляющего регистра информационные выходы мультиплексоров первой группы соединены с информационным входом регистра номера и с информационным входом первого входного регистра, информационный выход которого подключен к адресному входу первого блока постоянной памяти, первый и второй входы j --го ,(=1,2) узла анализа кодов счетчика базовых операций. соединены соответст1 венно с информационным выходом < -го счетчика базовых операций и выходом

I (1+2)-ro элемента И, первый и второй выходы -го узла анализа кодов 20 счетчика базовь1х операций соединены соответственно с управляющим входом

1-ro счетчика базовых операций и счетным входом -го счетчика стадий, выход старшего разряда сдвигового регистра соединен с управляющими входами мультиплексоров первой, второй и третьей групп, входом старшего разряда регистра индикаторов режима, первым входом третьего элемента И и третьим входом второго узла анализа кодов счетчика базовых операций, счетный вход первого триггера, подключен к выходу первого элемента И, первый вход которого подключен к выходу старшего разряда первого счетчика шагов, выход первого триггера подключен к входам младших разрядов сдвигового регистра, регистра индикаторов режима, первому входу второго элемента И и третьему входу первого узла анализа счетчика базовых операций, первый и второй входы 1 -го (1=1,2) узла анализа счетчика соединены

45 соответственно с информационным выходом 1 -го счетчика и счетным входом 1 -ro счетчика, первый и второй выходы 1 -ro узла анализа кодов счетчика соединены со счетными входами соответственно -го счетчи-

50 ка шагов и 1 -го счетчика групп, 1 первый и второй входы .л -ro (=1,2) узла анализа счетчика стадий соединены соответственно с информационным выходом 1 -ro счетчика стадии

55 и счетным входом < -ro счетчика ста. дий, выход -ro узла анализа кодов счетчика стадий подключен к

1121677 группы, управляющим входам первого, второго, третьего, четвертого и пятого блоков постоянной памяти, управ-. ляющему входу регистра номера, управляющим входам первого, второго и третьего входных регистров, выход старшего разряда второго счетчика шагов является вторым управляющим выходом устройства, а информационные выходы первого, второго, тре- 1О тьего и четвертого регистров кодов соответствия являются кодовыми выходами устройства.

На фиг.1-6 представлена функциональная схема устройства управления процессора двухмерного преобразования

Фурье.

Устройство содержит генератор 1 тактовых сигналов, декрементные восьмиразрядные счетчики 2i0 и 2,1 (одномерных преобразований Фурье), двухразрядные счетчики 3 ° О и 3, 1 шагов (двухмерного преобразования

Фурье), восьмиразрядные счетчики

4 ° О и 4 ° 1 базовых операций трехраэрядные счетчики 5.0 и 5.1 групп (одномерных преобразований Фурье) двухразрядные счетчики 6.0 и 6.1 стадий (алгоритма БПФ) вспомогательУ ный двухразрядный счетчик 7, триггеры 8 9.0 и 9.1 сдвиговый регистр 10 двухразрядный регистр 11 индикаторов режима работы устройства, восьмиразрядный регистр 12 номера (текущего одномерного преобразования Фурье), входные регистры 13, 14. и 15, регист- 5 ры первого, второго и третьего полей адресов 16 17. », 18,19 20 и 21 (» =

=0,3) двухразрядные регистры 22.022.3 кодов соответствия (номеров

40 блоков памяти процессора и отсчетов входных и выходных сигналов арифметического устройства), шестнадцатиразрядный управляющий регистр 23, одиннадцатиразрядные адресные регистры 24.0-24.7 элементы И 25,26.0

45 и 26.1 узлы 27.0 и 27.1 анализа содержимого счетчиков (одномерных преобразований), узлы 28. О и 28. 1 анализа содержимого счетчиков базовых операций, узлы 29.0 и 29.1 анализа содержимого счетчиков стадий (алгоритма БПФ), группы мультиплексоров 30-32, блоки 33,34.034.3 постоянной памяти (формирования полей адресов), управляющий блок

35 постоянной памяти, вход 36 устройства, управляющие выходы 37 и 38 устройства, выходы 39.0-39.7 адресов, выходы 40.0-40.3 кодов соответствия номеров блоков памяти процессора и отсчетов входных и выходных сигналов арифметического устройства.

В устройстве с помощью регистра

1О и триггера 8 реализуется имеющий место при конвейерном режиме работы сдвиг во времени последовательности обращения к памяти процессора в режиме записи относительно последовательности обращений к памяти процессора в режиме чтения на b циклов чтения и записи. С этой целью вьиод триггера 8 соединен с входом младшего разряда сдвигового регистра 10, его счетный вход соединен с выходом элемента И 25, второй вход которого подключен к вьиоду старшего разряда счетчика 3.0.

Содержимое о триггера 8 и R» старшего разряда регистра 1О являются индикаторами режима работы устройства управления. Возможные режимы работы устройства описываются величиной

О, если R,=1 и R» =0;

R- =1, если R =О и R =! (1) если "о 1»»=0

При R =О устройство управления осуществляет формирование содержимых адресных регистров 2!.0 до 21.7 для обращения к памяти процессора в режиме чтения, случай f =1 соответствует обращению к памяти процессора в режиме записи, при R =2 устройство управления выполняет роль своеобразной задержки на время одного цикла работы устройства. ,с

Узел 27. » (»-0,1) предназначен для анализа содержимого счетчика 2 с целью формирования на первом и втором своих выходах соответственно булевых величин » =х» хг ° <. . (2)

4z Х зХy".Х» ((3) где Х р — содержимое Р -го разряда . счетчика 2. » (0 = 1,2,...,7), — величина, поступающая на счетный вход счетчика 2.».

Узел 28 » (»=О, 1) производит анализ содержимого счетчика 4 » и предназначен для формирования на первом и втором своих выходах соответственно булевых величин

Z КХХ ХР,, (4) 1121

Таблица 1 омера элементов i-й строки массивов в блоках памяти

Адреса ячеек

Блок .О Блок 1 для выход ного массива для входного массива

Блок 2

212 -32

2 -32 ° i+1

»g

96

О

97

32. i+ 1

2 -32 i+31 31

32. i+31

63

127 g * Р; Х Х4.".. Х Уz, (5) где Х g — содержимое 3 -ro разряда счетчика 41 (8 =3,4,...7)", — величина, поступающая на вход узла 28.1, 2 — величина, поступающая на счетный вход счетчика 4,1.

Узел. 29. » (»=О, 1) осуществляет анализ содержимого счетчика 6.» формируя на своем выходе величину

4 = ХоХ»ХуУ» (6) где Хр - содерсимое » -ro разряда счетчика 6. » (0=0, 1,2), величина, формируемая на счетном входе счетчика 6.» .

Как видно из соотношений (2)-(6) узлы 27.», 28.», 29.» (=О, 1) могут быть реализованы с помощью инверторов и элементов И.

Для того, чтобы пояснить назначение блоков 33,34.0-34.3,35 постоянной памяти и рассмотреть структуры записанной в их памяти информации рассматривается общая характеристика процесса выполнения двухмерного преобразования Фурье.

Двухмерное преобразование Фурье объема N = 11» t N 2 где 0» = NZ =И=

1Ъ." . т

=2 4 (м)1)может быть выполнено за два шага (шаг О и шаг 1), на каждом из которых производятся M одномерных преобразований Фурье с помощью алгоритма БПФ со смешанными основаниями 2 и 4 при этом отдельное одно- З5

» мерное преобразование Фурье выполняется за rn последовательных

677 8 стадий (нумерация 0,1,...»11-1). На каждой из первых m -1 стадий выполняются 4» » четырехточечных

2 преобразований, а на последней стадии — — 4 пар двухточечных преоб» фа»

2 раэований Фурье.

Предлагаемое устройство управле ния ориентировано на использование процессора двухмерного преобразования Фурье объема и =128х128 (м=4), причем предполагается, что в состав процессора входят восемь блоков памяти емкостью 2 слов каждый. В со-! э ответствии с этим матрицы отсчетов входного двухмерного сигнала занимают 2 первых ячеек каждого блока

l2 памяти, а отсчеты выходного сигнала помещаются во вторых половинах блоков памяти, т.е. в ячейках с ад ресами 2 1 - 2 Э -1.

Строки и столбцы матриц нумеруются цифрами О, 1,... 127, а блоки памяти — цифрами О, 1,. ° .7. Действительнь1е части отсчетов как входного, так и выходного сигналов помещаются в блоки памяти с номерами

О, 1,2,3, а мнимые части отсчетов в блоки памяти с номерами 4,5,6.и 7.

Работа как с действительными так и с мнимыми частями производйтся

I идентично, В табл. 1 приведена структура » -х строк (1 =О, 1,. ° .127) массивов действительных частей отсчетов вход- ного и выходного сигналов.

1121677

Номер форма;та

Содержимое полей адресов

Этапы двухмерного преобразования

Фурье

Пояснения

Биты Биты 0-2 3-7

Биты

8-12 шаг стадия режим

О О

0-3 0,1

6 о

О l

1,2 0,1

3 0

0

На шаге О алгоритма выполняются преобразования Фурье всех строк вход ного массива, при этом действительные части отсчетов образа Фурье -й строки (i =0,1 2 127) эаписы- 5 ваются в ячейки столбца матрицы дейсв. вительных частей отсчетов выходного двухмерного сигнала с номером (11 2l<3 <,4 l)($416/ lo

1 5 3+ + „/4)/2 15 3 41 /16, (7) где 3 у, 1g, 1 q u I о — цифры представ ления числа (в позиционной системе счисления со смешанными основаниями 15, имеющего вид

i =2(16i>+4I + )+ о )2 у g61.0,1, 2, 3) i<>Е О, 1) через Х р обозначается остаток от деления Х на р, 1 Х) — целая часть действительного числа х.

Массив, образованный в результате выполнения шага О назовем промежуточ7 ным, а массив, состоящий иэ строк входного и выходного массивов— объединенным массивом. На шаге 1 алгоритма двухмерного преобразования Фурье осуществляются преобразования Фурье строк промежуточного массива, Устройство обеспечивает сохранность исходного двухмерного сигнала до полного его преобразования, поэтому все промежуточные и конечные результаты, получаемые арифметическим устройством процессора, записываются в ячейки, отведенные под выходной массив. Действительные части отсчетов выходных сигналов первых трех стадий одномерных преобразований Фурье шага О записываются в ячейки нулевого столбца, а действительные части отсчетов вьмодного сигнала последней стадии шага 0 записываются в столбец, номер которого определяется соотношением (7). Результаты, получаемые арифметическим устройством на шаге 1 в ходе преобразования -ой строки промежуточного массива (=О, 1,... 127), записываются в ячейки, занимаемые этой строкой.

Форматы адресов, формируемых уст.ройством управления приведены

) в табл.2.

Таблица 2

i — номер строки объединенного массива (i =О, 1,...255) — номер искомой ячейки соответствующего блока памяти из числа принадлежащих к

i-ой строке (1=0-.31, нумерация рассматриваемых ячеек производится с нуля в порядке возрастания их адресов) 8 — номер искомой ячейки соответствующего блока памяти иэ числа принадлежащих нулевому столбцу промежуточного массива (6=0-31, нумерация рассматриваемых ячеек проивводится с нуля в порядке возрастания их адресов), t — номер группы из 32 строк, объединенного массива, которой принадлежат искомая ячейка (=0-,7).

1121677

Номер формата

Содержимое полей адресов

Этапы двухмерн чго преобразования

Фурье

Пояснения

Биты Биты Биты шаг стадия режим

0-2 3-7 8-12 R

К ° 32 0

3 1 пять выходов, каждый из которых (к=1-5) соответствует разрядам каждо-, го нуля.

Структура i-ro слова памяти ЛЗУ 33 (< =0,1,...127) приведена в табл.3

Таблица 3

Соответствующие двоичные разряды слова

Содержимое полей

Номер полей слова

0-4

+ " 5 i)+4ig /(/) г /4

5,6

Я

/1 1+ 1 + 1 „+1 / +i2+i +2/4

3+ + +3/w

7,8

9,10

11,12 формирования содержимых регистров

22.0-22.3) на последних стадиях преобразований Фурье строк входного массива Формирование вторых полей адресов всех трех форматов, первого поля адресов второго формата, а также содержимых регистров 22.022.3 осуществляется с помощью блоков

Соответствие между номерами строк входного и столбцов промежуточного массивов, определяемое соотношением (7), реализуется с помощью блока 33, емкостью 127 13-разрядных слов. На фиг.1 блок 33 имеет

16/101013 + 2 +14/43/ 2+

Блок 33 предназначен для формирования первого н третьего полей адресов третьего формата для обращения к памяти процессора в режиме записи, а также для установления соответствия между номерами блоков памяти и отсчетов выходных сигналов арифметического устройства (путем

12

Продолжение табл. 2

K(i) — номер столбца промежуточного массива (см.форм.7), соответствующего i-й строке

6— номер искомой ячейки соответствующего блока памяти из числа принадлежащих столбцу промежуточного массива с номером K(i), t — номер группы из 32 строк объединенного массива, содержащей искомую ячейку

Таб лица 4

Адреса ячеек

Содержимое ячеек

Ноле(Виты

0-4

Поле 2

Биты

5,6

Поле 3

Биты

7-8

Е =0-31 2Е 16

0 0

/Е, е,,/, 32+ Е (е.=0-3 1) 0,1

0 и, е,, /, 0

64+ Е, (е =О-э1) 0

0,1 1 ж+е (е =о-э ) 4/ -е,/ е,+ (6 е (— )!

0,1 2

28iB (е=о-> ) ге,- /

0,1

160 Е (Е о- Э1) 3-е

192 e (е= о-э ) 0,1 3

224 е (е=o-si) эр е

13 1i

34.0-34.3 емкостью 256 девятиразрядных слов каждое. Структура и правила формирования содержимого памяти этих устройств представлены в табл.4, где через <2, Е и Е обозначаются цифры представления числа е, E (О, 1...,31(вида

i и(е,+tß/

4/;-Е,1, Е,.

i(ь е, C-;Ö (е. — —,1/„

Е.16 — ", Формирование первых полей адресов первого формата и третьих полей адресов второго формата производится посредством регистров 12 и 16 соответственно, причем без участия блоков 33 и 34. 1 (j=0, 1,2,3) .

21677 14

К =16Е;+4Е,+Е

- е,е,ср,,2,з1Л. (n, 3

На фиг.1 блок 34. 1 (i =0,1,2,3) имеет три выхода, каждый из которых (к=1,2,3) соответствует разрядам каждого поля.

Соответствующие этапы алгоритма двухмерного преобразования Фурье

Шаг Стадия Режим

Управление потоками информации, поступающими через регистры 12,16, 55 17.,20, j и 21,s (j=O 1,2,3) в адресные регистры 24.0-24.7 и на выходы

40.0-40.3 устройства, осуществляет блок 35 емкостью 256 16-разрядных

1121677.

l5

Список функций управления, закрепленных за битами регистра 23 предУ ставлен в табл. 5

Таблица 5

Номер двоичных разрядов регистра Соответствующие функции управления

Разрешение записи в регистры 17 и 22

Разрешение .записи в регистры 16, 17. 3,22.3

Разрешение записи в регистры 20.i и 21.i

i=0 1,2

4+i (i=.0, 1,2,3)

8-10

Не задействованы

Отпирание выходов ПЗУ 33

Отпирание второго и третьего выходов

ПЗУ 34.3

Обнуление регистра 16

Разрешение чтения из регистров 12 и 21.021.3

14 !

Разрешение чтения из регистров 16, 17. i и 20.i (i=0,1,2,3).

Структура и правила формирования соде ржимого памяти ПУЗ 35 приведены в табл. 6 слов посредством управляющего регистра 23. Первых четыре .слова предназначены для управления процессом формирования адресов для обращения к памяти процессора в режиме чтения, а вторая четверка слов используется при формировании адресов для обращения к памяти в режиме записи. Отдельному одномерному преобразованию Фурье отвечает 32словная запись. Формирование предлагаемым устройством адресов для всех строк входного массива производится одинаково. Это обусловлено тем, что строки входного массива имеют одинаковую структуру. С помощью соотношений (7) можно проверить, что промежуточный массив указанным свойством не обладает. Различные строки промежуточного массива имеют одинаковую структуру тогда и только тогда, когда их номера принадлежат одному из интервалов вида 32, 321+3 1 Н=О, 1,2,3). При этом информация записанная в ячей7 ках t -го блока памяти процессора (=0,1 2,3), относящихся к первым

32 строкам промежуточного массива, совпадает с информацией, записанной в ячейках блока памяти с номером

j+ t/1 предназначенных для соответствующих элементрв строк проме жуточного массива, номера которых

10 принадлежат интервалу 32 В, 32t + 31 (=1,2,3) .

Таким образом, в ячейки блока

35 записаны восемь 32-словным эа-!

5 писей, $ -я из которых (4=0 i

7), используется в ходе формирования содержимых адресных регистров для строк объединенного массива

1-Й группы, т.е. для строк с номе20 рами 321, 321+1... 321+31.

1121677!

Таблица 6

Значения переменных величин

Адреса ячеек

Содержимое ячеек

Поле 2

Биты

4-7

Поле 3

Биты

8-15

Поле 1

Биты

0-3

32t>8Sf 4К

64S+32R

t=0 1,2,3

S=0 1,2,3

° 32t48S44R41 4

Б=О, 1

32t<8S44Rt2

32t+8S44R43

15,если 1

S=3 и

R-=1

1-востальных случаях тальных случаях

/3- "/4

/3 "/4

32М8844R

32, если

S--К=О, 64S+32Rt=4,5,6,7 в остальных случаях

2/2-k/4

S=0 1,2,3

R=031

/- /

На фиг.1 у блока 35 показаны три выхода, каждый из которых (к=1,2,3) соответствует разрядам каждого поля.

Первый, второй и третий выходы блока

35 соединены с соответствующими

4О входами управляющего регистра 23, кроме того, третий выход подключен к входам параллельного занесения

Соответствующие функции управления

Обнуление счетчиков 3. 1,4.1 -6.((=О, 1), 7, триггера 9.0, регистра 10 и занесение кода числа 127 в счетчики 2.0 и 2.1, числа 2 в счетчик 3,0, единицы в триггеры 8 и 9.1

Разрешение записи в регистр 15

Разрешение записи в счетчики 4.0 и 4.1

Отпирание выходов ПЗУ 35

32С+ 8844К41

32t48S44R42

32t+8S 4R+3!

1омера выходных шйн блока

2 / "/4

2 /1- k/4

2/-" /4

10,если

Я=К=О, 17, если

S=3 R=1

9,9

13 — в осинформации счетчиков 4 . О и

4. 1

Общую синхронизацию работы уст.ройства осуществляет генератор 1 тактовых сигналов.

Список функций управления, реали, зуемых блоком управляющих сигналов приведен в табл.7 (Таблица 7

1121677

Продолжение табл. 7

Разрешение записи в регистры 11-14

Добавление единицы в счетчик 7

Отпирание выходов ПЗУ 34. 1 (1=0, 1,2)

Отпирание первого выхода ПЗУ 34.3

7+ <(q =О, t,2) 10

Обеспечение необходимых значений содержимых счетчиков 2.g- 6А для следующего обращения к устройству при текущем значении режима

Обеспечение необходимого значения для очередного обращения

Разрешение записи в адресные регистры

24.0-24.7

Устройство управления процессора. двухмерного преобразования Фурье работает следующим образом. 25

При появлении на входе 36 устройства пускового сигнала генератор

1 тактовых сигналов посредством первой своей выходной шины производит начальные засылки в счетчики

2.1-6. 1 (< =О, 1), 7 триггеры 8,9.0, 9.1 и регистр 10 после чего начинается стандартный цикл работы устI ройства. По сигналу, поступающему с второй выходной шины блока 1 на выход разрешения записи регистра

15, в соответствующие разряды послед него с помощью группы мультиплексоров 32, на управляющий вход которой с выхода старшего разряда сдвигового 40 регистра 10 подается текущее значение величины Ft =R(R42) записываются содержимые счетчиков 5.8, 6Я и триггера 9Я, представляющие собой соответственно номер 1 группы строк объ- 45 единенного массива, содержащей преобразуемую строку (1=0,...7), номер стадии алгоритма ЛПФ, выполняемой на данный момент (5=0, 1,2,3) и величину 0 — текущий режим работы 50 устройства. При первом обращении к устройству t = 5 = R =0. По окончании записи информации в регистр 15 его содержимое вместе с содержимым счетчика 7 поступает на соответствующие 55 входные адресные шины блока 35, а на управляющий вход блока 35 с выходной шины генератора 1 тактовых сигналов подается сигнал отпирания выходов. Из блока 35 по адресу

326+ 85+4 g считывается нулевое управляющее слово рассматриваемой записи и записывается в управляющий регистр 23. Содержимое третьего поля нулевого управляющего слова каждой четырехсловной записи в блоке

35 представляет собой начальный адрес A5 R записей (соответствующих рассматриваемым значениям з и

Q) в блоках 34.0-34.3. Адрес A5,R с третьего выхода блока 35 подается на входы параллельного занесения информации счетчиков 4.0-4.1, однако запись его в счетчик 4.R(R42) происходит лишь тогда, когда на второй управляющий вход счетчика 4.1 с первого выхода узла 28. подается стробирующий импульс ° Формирование на первом выходе узла 28. R необхо димого сигнала производится в момент появления на управляющем входе узла

28.g сигнала, генерируемого блоком 1.

После выполнения указанных действий, связанных с нулевым управляющим словом рассматриваемой записи, из блока 35 подается сигнал разрешения записи в регистры 11-14, в результате чего в нулевой и первый разряды регистра 11 с выходов нулевого разряда регистра 10 и триггера

8 поступают соответственно величины 8 .и R1 в регистры 12. и 13 с выхода группы мультиплексоров 30 поступает содержимое счетчика 2.I|, 21

11 21677 22 а в регистр 14 с выхода группы мультиплексоров 31 — содержимое. счетчика

4.1 ° На этом заканчивается начальный (нулевой) такт стандартного цикла работы устройства. 5

На -м такте устройства (1=1,2,3) из блока 34.(-1) считывается слово по адресу, записанному в регистре 14. По сигналу, поступающему с генератора 1 тактовых сигналов, выходы блока 34 (<-1) открываются и содержимые трех полей считанного слова с соответствующих выходов блока 34. (4-1) передаются в те из регистров 19,20.Р-22 Е (e=0,1,2,3), запиСь в которые разрешена управляющим словом, содержащимся в регистре 23.

Параллельно с этим с выходя блока

1 подается сигнал на счетный вход счетчика 7. Содержимое его, увеличиваясь на единицу, становится равным, после чего из блока 35 по адресу 32t+ 85+4 R + считывается очередное управляющее слово, которое записывается в регистр 23.

На 4-м такте цикла работы устройст- ва осуществляется обращение к блоку

34.3 по адресу, записанному в регистре 14, а также к блоку 33, если 5

=3 и R =1, по адресу, содержащемуся в регистре 13. Отпирание первого выхода блока 34.3 производится по сигналу, вырабатываемому на выходе блока

1, а отпирание второго и третьего вы.35 ходов. блока 34.3 и выходов блока 33 производится с помощью 12-го и 11-го разрядов управляющего регистра 23.

Наряду с формированием в регистрах 16, 17 .9, 20. 3 2 1 (Р=О, 1, 2,3), 4О полей содержимых адресных регистров

24.0-24.7 и установлением соответствия между номерами блоков памяти процессора и отсчетов входных или выходных сигналов арифметического 45 устройства с первого такта выполняется коррекция содержимых счетчиков 2А-6.1, необходимая для следующего обращения к устройству при текущем,значении величины 1 . С этой целью на вторые входы элементов

И 26.0 и 26 . 1 с выхода блока 1 подается единичный сигнал, в то время как на первые входы элементов

И 26.0 и 26.1 с выходов триггера 55

8 и нулевого разряда сдвигового регистра 10 поступают соответственно.величины g u Rq . В результате,, на выходе элемента И 26. R (6 2) появляется единичный сигнал, который подается на счетный вход счетчика

4 . и третий вход узла 28.М . Если содержимое пяти младших разрядов счетчика 4. Р равно 3 1, то на втором выходе узла 28. R вырабатывается единичный сигнал, который поступает на счетный вход счетчика 6. R и второй вход узла 29 А . В случае равенства трем содержимого счетчика

6.Ч на выходе узла 29.R появляется единичный сигнал, который поступает на счетный вход счетчика 2,R и второй вход узла 27,R. Равенство нулю пяти млад шах разрядов счетчика 2 ° приводит к формированию на.втором выходе узла 27.R единичного сигнала, который подается на счетный вход счетчика 5. . Если равно нулю содержимое семи млад шах разрядов счетчика 2.й, то единичный-сигнал появ,ляется и на первом выходе узла 27.Р. откуда он поступает на счетный вход счетчика З.R, По окончании процесса коррекции содержимых счетчиков 21- 6.R H пер-. вый вход элемента И 25 и управляющий

1вход сдвигового регистра 10 подается

;единичный сигнал . Содержимое регистра 10 сдвигается на. один бит влево, а в младший его разряд записывается содержимое триггера 8. В это же время сигнал, сформированный на выходе нулевого разряда счетчика 3,0, поступает на второй вход элемента

И 25 и затем с выхода элемента И 25 на счетный вход триггера 8. В результате, в триггере 8 и нулевом разряде регистра 10 формируются значения индикаторов R и 1 для следующего цикла работы устройства.

На заключительном (пятом) такте работы устройства с выхода блока 1 на управляющие входы регистров

24.0-24.7 подается сигнал разрешения записи. Если при этом в 14-м разряде регистра 23 содержится единица, то.в разряды с номерами 0-7 регистров 24.0-24.7 записывается содержимое регистра 12, а в разряды с номерами 8-12 регистров 24. 0 и 24 (4+ 8) пересылается содержимое регистра 21.1 (6=0, 1,2,3) . Если же в управляющем регистре 23 в единичное состояние установлен 15-й разряд, то в разряды с номерами 0-2 регистров 24. и 24. (4+6) передается содержимое регистра

23

17. 3 > в раэряды с номерами 3-7— содержимое регистра 20. 1 а в разря1 ды с номерами 8-12 пересылается содержимое регистра 16 (0=0,1,2,3).

Сформированные в регистрах 24.024 7 адреса поступают на выходы

39,0-39.7 устройства, содержимые регистров 22»0-22 ° 3, сформированные на предыдущем такте, подаются на вы1216.77 24 ходы 40,0-40.3 и на этом текущий цикл работы устройства эат.анчивается.

Режим обращения к памяти процессора, соответствующий рассмотренному циклу работы устройства управления, определяется с помощью соотношения (1) по содержимому регист— ра 11 индикаторов, которое может быть считано посредством выхода 38 устройства;.

1121677

1121677

II2I677

1121677"

Фи,5

1121677

BHHKIH Заказ 7983/38 Тираж 698 Подписиое

Филиал ППЛ "Патент", г.Ужгород, ул.Проектиав, 4