Устройство для вычисления @ -функций

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ Г-ФУНКЦИЙ, содержащее блоки элементов И, ИЛИ, первый и второй умно ители , блок управления, содержащий первый и второй триггеры, формирователь импульсов, генератор тактов, счетчик, первый и второй дешифраторы , первый и второй элементы задержки , элементы И, ИЛИ, причем информа . ционный вход устройства поразрядно подключен к информационным входам первого блока элементов И, выходы второго блока элементов И подключены к информационным входам разрядов первого умножителя, выходы разрядов которого подключены к информационным входам третьего и четвертого блоков элементов И, выходы четвертого ипятого блоков элементов И подключены соответственно К первой и второй группам информационных входов второго умножителя, выходы третьего блока элементов И и выходы разрядов ;второго умножителя подключены соответственно к первой и второй группам ВХОДОВ первого блока элементов ИЛИ, выход которого является информационным выходом устройства, единичный вход первого триггера в блоке управления является входом запуска устройства , единичный выход Первого триггера подключен к входу первого элемента задержки, выход которого является первым выходом блока управления и подключен к управляющему входу первого блока элеЛнтов И, нулевой выход первого триггера подключен к входу формирователя импульсов , выход которого подключен к единичному входу второго триггера, выход второго триггера подключен к управляющему входу генератора тактов, выход которого подключен к входу счетчика , выход счетчика поразрядно под (Л ключен к входам первого дешифратора, первая группа выходов первого дешифратора подключена к входам первого элемента ИЛИ, выход которого через второй элемент задержки подключен к первому входу второго элемента ШШ, выход которого является вторым выходом блока управления и подключен к управляющему входу второго блока S9 элементов И, информационные входы 1 которого объединены с входами второго 9 дешифратора блока управления, первый и второй выходы второго дешифратора объединены соответственно с первым и вторым входами третьего элемента ИЛИ и являются третьим и четвертым выходами блока управления, причем третий выход блока управления подключен к управляющим входам четвертого и пятого блоков элементов И, а четвертый выход блока управления к управляющему входу третьего блока элементов И, выход третьего элемента ИЛИ блока управления подключен к

COOS СОВЕТСКИХ

ССЮИ Л

РЕСПУБЛИН

Ggl (n) зад G06F 15 31

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

И АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ (21) 3628338/24-24 (22) 25.07.83 (46) 15,11.84. Бюл. 42 .(72) A.Ô. Кургаев и К.Ж. Цатрян .(71) Ордена Ленина институт кибернетики им. В,М. Глушкова (53) 681.3(088.8) .(56) 1. Авторское свидетельство СССР

Р 487391, кл. G 01 F 15/20, 1973.

2, Авторское свидетельство СССР .Р 922759, кл. С 06 F. 15/31, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

Г-ФУНКЦИЙ, содержащее блоки элементов И, ИЛИ, первыч и второй умножители, блок управления, содержащий первый и второй триггеры, формирователь импульсов, генератор тактов, счетчик, первый и второй дешифраторы, первый и второй элементы задержки, элементы И, ИЛИ, причем информационный вход устройства поразрядно подключен к информационным входам первого блока элементов И, выходы второго блока элементов И подключены к информационным входам разрядов первого умножителя, выходы разрядов которого подключены к информационным входам третьего и четвертого блоков элементов И, выходы четвертого и пятого блоков элементов И подключены соответственно к первой и вто- . рой группам информационных входов второго умножителя, выходы третьего . блока элементов И и выходы разрядов второго умножителя подключены соот.ветственно к первой и второй группам входов первого блока элементов ИЛИ, выход которого является информационным выходом устройства, единичный вход первого триггера в блоке управления является входом запуска устройства, единичный выход йервого триггера подключен к входу первого элемента задержки, выход которого является первым выходом блока управления и подключен к управляющему входу первого блока элементов И, нулевой. выход первого триггера подключен к входу формирователя импульсов, выход которого подключен к единичному входу второго триггера, выход второго триггера подключен к управляющему входу генератора тактов, выход которого подключен к входу счет- Ю чика, выход счетчика поразрядно подключен к входам первого дешифратора, первая группа выходов первого дешифратора подключена к входам первого элемента ИЛИ, выход которого через второй элемент задержки подключен к первому входу второго элемента

ИЛИ, выход которого является вторым выходом блока управления и подключен к управляющему входу второго блока элементов И, информацчонные входы которого объединены с входами второго дешифратора блока управления, первый и второй выходы второго дешифратора объединены соответственно с первым и вторым входами третьего элемента ИЛИ и являются третьим и четвертым выходами блока управления, ф, причем третий выход блока управления подключен к управляющим входам четвертого и пятого блоков элементов И, а четвертый выход блока управления— к управляющему входу третьего блока. элементов И, выход третьего элемента ИЛИ блока управления подключен к

1 нулевому входу второго триггера, о т л и ч а ю щ е е с я тем, что,с целью расширения области применения за счет вычисления Г-функций от произвольного действительного аргумента, оно содержит сумматор, блок де" ления и блок постоянной памяти, а в блок управления введены группа дешифраторов и третий триггер, причем выходы первого блока элементов И поразрядно подключены к информационно.му входу сумматора, выходы информационных разрядов сумматора подключены к информационным входам второго и шестого блоков элементов И, выходы младших информационных разрядов сумматора подключены к адресным входам блока постоянной памяти, выходы блока постоянной памяти подключены к информационным входам пятого и седьмого блоков элементов. И, выходы разрядов первого умножителя подключены к информационным входам восьмого блока элементов И, выходы шестого и восьмого блоков элементов И под ключены к перый и второй группам входов второго блока элементов ИЛИ, выходы седьмого блока элементов И и выходы второго блока элементов ИПИ подключены к входам разрядов делимого u делителя блока деления, выходы разрядов которого подключены к третьей группе входов первого блока элементов ИЛИ, входы первого дешифратора блока управления соединены с входами группы дешифраторов, первый выход группы дешифраторов является выходом ошибки устройства, второй выход группы дешифраторов подключен к нулевому входу первого триггера, 124321 единичный выход которого, объединенный с нулевым входом третьего триггера, является пятым выходом блока управления и подключен к установочньйк входам первого и второго умножителей, блока деления и сумматора, знаковый выход сумматора подключен к первому входу первого элемента И блока управления, второй вход первого элемента

И подключен к выходу второй группы второго дешифратора, выход первого элемента И подключен к второму входу второго элемента ИЛИ и к единичному входу третьего триггера, единичный выход третьего триггера подключен к первым входам второго и третье-, го элементов И, нулевой выход третьего триггера подключен к первым входам четвертого и пятого элементов

И, вторые .входы второго и четвертого элементов И подключены к выходу первого элемента ИЛИ, выходы второго и четвертого элементов И являются шестым и седьмым выходами блока управления и подключены соответственно к входу суммирования с единицей и входу вычитания единицы сумматора, третий выход первого дешифратора блока управления подключен к третьему входу третьего элемента ИЛИ и к вторым входам третьего и пятого элементов И, выходы третьего и пятого элементов И подключены к входам четвертого элемента ИЛИ, выходы третье-. го, пятого элементов И и четвертого элемента ИЛИ являются восьмым девятым и десятым выходами блока управления и подключены к управляющим входам восьмого, шестого и седьмого блоков элементов И соответственно.

Изобретение относится к автоматике н вычислительной технике и может быть использовано при решении задач математической физики, требующих вы числений Г-функций.

Известно устройство для вычисления функций, содержащее блок степени полинома, генератор факториалов, блок умножения, блок вычисления но)меров коэффициентов, блок деления, блок коэффициентов полинома, и блок кратности дифференцирования 1 j. . Однако круг задач, решаемых этим устройством, не предусматривает вычисление значений Г-функций.

Наиболее близким к предлагаемому является устройство для вычисления

Г-функций, содержащее блоки. элементов И, ИЛИ, регистр аргумента, регистр константы, два умножителя и блок управления, причем информацион3 1124 ные входы первого блока элементов И являются входами устройства, выходы первого блока элементов И подключены к разрядным входам регистра аргумента, выходы которого поразрядно через второй блок элементов И подключены к информационным входам первого умножителя, выходы разрядов которого подключены к инфорг ационным входам третьего и четвертого блоков элементов И, выходы разрядов регистра константы подключены к информационным входам пятого блока элементов И, выходы четвертого и пятого блоков элементов И подключены к соответст- 15 вующим группам информационных входов второго умножителя, выходы разрядов второго умножителя и третьего блока элементов И подключены к соответству- . ющим группам входов блока элементов

ИЛИ, выходы которого являются выходами устройства, управляющие входы регистров, умножителей и блоков элементов И подключены к соответствующим выходам блока управления f2) . 25

Недостаток известного устройства состоит в узких функциональных возможностях, ограниченных вычислением

Г-функций только для положительного. целого или попуцелого аргумента, представленного в естественной форме с запятой, разделающей целую и дробную части.

Цель изобретения — расширение области применения за счет вычисления Г-функций от произвольного действительного аргумента.

Поставленная цель достигается тем, что устройство для вычисления

Г-функицй, включающее в себя блоки 4О элементов И, ИЛИ, первый и второй умножители, блок управления, содержащий первый и второй триггеры, формиров,",тель импульсов, генератор тактов, счетчик, первый и второй дешифраторы,45 первый и второй элементы задержки, элементы И, ИЛИ, причем информационный вход устройства поразрядно подключен к информационным входам первого блока элементов И, выходы вто- о рого блока элементов И подключены к .информационным входам разрядов первого умножителя, выходы разрядов которого подключены к информационным . входам третьего и четвертого блоков M элементов И, выходы четвертого и пятого блоков элементов И подключены соответственно к первой и второй

321 4 группам ийформационных входов второ"

ro умножителя, выходы третьего блока элементов И и выходы разрядов второго умножителя подключены соот.ветственно к первой и второй группам входов первого блока элементов ИЛИ,, выход которого является информационным выходом устройства, единичный вход первого триггера в блоке управ. ления является входом запуска устройства, единичный выход первого триггера подключен к входу первого элемента задержки, выход которого является первым выходом блока управления и подключен к управляющему входу первого блока элементов И, нулевой выход первого триггера подключен к входу формирователя импульсов, выход которого подключен к единичному входу второго триггера, выход второго триггера подключен к управляющему входу генератора .тактов, выход которого подключен к входу счетчика, выход счетчика поразрядно подключен к входам первого дд шифратора, первая группа выходов первого дешифратора подключена к входам первого элемента ИЛИ, выход которого через второй элемент задержки подключен к первому входу второго элемента ИЛИ, выход которого является вторым выходом блока управления и подключен к управляющему входу второ

ro блока элементов И, информационные входы которого объединены с входами второго дешифратора блока управления, первый и второй выходы второго де- . шифратора объединены соответственно с первым и вторым входами третьего эле мента ИЛИ и являются третьим и четвертым выходами блока управления, причем третий выход блока управления подключен к управляющим входам четвертого и пятого блоков элементов И, а четвертый выход блока управленияк управляющему входу третьего блока элементов И, выход третьего элемента ИЛИ блока управления подключен к нулевому входу второго триггера, содержит сумматор, блок деления и блок постоянной памяти, а в блок управления введены группа дешифраторов и третий триггер, причем выходы первого блока элементов И поразрядно под- ключены к информационному входу сумматора, выходы всех информационных разрядов сумматора подключены к информационным входам второго и шес I 124321 того блоков элементов И, выходы младших информационных разрядов сумматора подключены к адресным входам бло-. ка,постоянной памяти, выходы блока постоянной. памяти подключены к инфор- 5 мационным входам пятого и седьмого блоков элементов И, выходы разрядов первого умножителя подключены к информационным входам восьмого блока . элементов И, выходы шестого и восьмого блоков элементов И подключены к первой и второй группам входов второго блока элементов ИЛИ, выходы седьмого блока элементов И и выходы второго блока элементов ИЛИ подклю- 15 чены к входам разрядов делимого и делителя блока деления, выходы разрядов которого подключены к третьей группе входов первого блока элементов ИЛИ, входы первого дешифратора 10 блока управления соединены с входами группы дешифраторов, первый выход группы дешифраторов является выходом ошибки устройства, второй выход групйы дешифраторов подключен к нулевому входу первого триггера, единичный выход которого, объединенный с нулевым входом третьего триггера, является пятым выходом блока управления и подключен к установочным входам пер- З0 вого и второго умножителей, блока деления и сумматора, знаковый. выход сумматора подключен к первому входу первого элемента И блока управления, второй вход первого элемента И,под-:35 ключен к выходу второй группы второ.го дешифратора, выход первого элемента И подключен к второму входу второго элемента ИЛИ и к единичному входу третьего триггера, единичный 40 выход третьего триггера подключен к первым входам второго и третьего элементов И, нулевой выход третьего триггера подключен к первым входам четвертого и пятого, элементов И, 45 вторые входы второго и четвертого. элементов И подключены .к выходу первого элемента ИЛИ, выходы второго и четвертого элементов И являются шестым и седьмьм выходами блока управле-50 ния и подключены соответственно к входу суммирования с единицей и входу вычитания единицы сумматора, третий выход первого дешифратора блока управления подключен к третьему входу третьего элемента ИЛИ и к вто- рым входам третьего и пятого элементов И, выходы третьего и пятого элементов И подключены к входам четвертого элемента ИЛИ, выходы третьего, пятого .элементов И и четвертого элемента ИЛИ являются восьмым, девятью и десятым выходами блока управления и подключены к управляющим входам восьмого, шестого и седьмого блоков элементов И соответственно.

На фиг. 1 приведена функциональная схема предлагаемого устройства для вычисления Г-функций; на фиг.2схема блока управления.

Устройство содержит блок 1 элементов И, сумматор 2„ блок 3 постоянной памяти, блок 4 элементов И, умножитель 5, блоки 6-11 элементов И, блок 12 элементов ИЛИ, блок 13 деления, умножитель 14, блок 15 элементов ИЛИ, блок 16 управления, входывыходы 17;28 блока управления.

Блок 16 управления содержит триг" гер .29, группу 30 дешифраторов, формирователь 31 импульсов, дешифратор

32, триггер 33, элемент ИЛИ 34, элементы И 35 и 36, генератор 37 тактов, счетчик 38, дешифратор 39, элементы

И 40 и 41, ИЛИ 42, И 43, ИЛИ 44, триггер 45, элемент ИЛИ 46, элементы

47 и 48 задержки.

Устройство работает следующим образом.

По команде "Пуск" триггер 29 устанавливается в единичное состояние и формирует. управляющий сигнал .28, который приводит в единичное состоя-. ние умножитель 5 и устанавливает в нулевое состояние сумматор 2, умно- житель 14, блок 13 деления и триггер

45. Этот же сигнал после задержки разрешает прием через блок 1 элементов И с входов устройства аргумента.

Х в сумматор 2. Аргумент Х с выходов сумматора.2 подается на вход группы

30.дешифраторов, анализирующих аргумент X на равенство 0,-1,-2, Если Х0,-1,-2, ..., то формируется сигнал ошибки и работа устройства прекращается. Если ХФ0,-1,-2, то на другом выходе группы 30 дешифраторов формируется сигнал, устанавливающий триггер 29 в нулевое состояние. Одновременно с этим код аргумента Х .с выходов сумматора 2 подается на.входы дешифратора 32, знаковый разряд - на первый вход элемента

И 43.

Переход триггера 29 из единичного состояния в нулевое обеспечивает форХ (Х+1) ° (Х+2) ... (Х+К), Х(0 и Х г -I,— 2 ... (2)

Г(Х) = (Х-1) 1, r(X+1) г(х) Х

7 1124 мирование на выходе формирователя 31 управляющего сигнала, который устанавливает триггер 33в единичное состояние. Под управлением единичного состояния триггера 33 генератор 37 тактов генерирует на своем выходе сигналы, которые подсчитываются счетчиком 38. Первому сигналу на выходе .генератора 37 соответствует управляющий сигнал на первом выходе дешифра- 1О тора 39. Если аргумент отрицательный

Х<0, то этот сигнал проходит через элемент И.43-, устанавливает триггер

45 в единичное состояние и, пройдя через элемент ИЛИ 46, разрешает пере- 15 дачу аргумента К из сумматора 2 через блок 4 элементов на входы умножителя 5, который выполняет умножение аргумента.Х на занесенное ранее в него значение (в первом такте Х 1). Если 2п аргумент положительный Х>0, то триггер 45 остается в нулевом состоянии и в первом такте запрещается передача аргумента Х из сумматора 2 на вхо ды умножителя 5. 25

По второму тактовому сигналу генератора 37 формируется управляющий сигнал на другом выходе дешифратора

39 ° Если аргумент Х>0, то этот сигнал с выхода дешифратора 39 проходит на вход сумматора 2 через элементы

ИЛИ 44 и И 40, на другой вход которого подается разрешение с нулевого выхода триггера 45, и выполняет вычитание единицы из содержимого сумма- 35 тора .2, т.е. выполняется (Х-1}. Если аргумент XCO то этот сигнал с выхода дешифратора 39 проходит на другой вход сумматора 2 через элементы

ИЛИ 44 и И 41, на другой вход кото- 40 рого в этом случае подается разрешение с единичного выхода триггера 45;. и выполяет суммирование единицы с содержимым сумматора 2, т,е. выполняется (Х+1). Затем этот же сигнал $5 после задержки, пройдя через элемент ИЛИ 46, разрешает передачу содержимого сумматора 2 через блок 4 элементов И на входы умножителя 5, s котором выполняется умножение оче- 50 редного кода сумматора 2 с предыду-. щим значением произведения, т.е. на втором такте, выполняется (Х+1) Х для

Х40 и (Х-.1) для Х)0. По третьему и остальным тактовым сигналам повторя- 55 ется процесс, аналогичный процессу на втором такте, т.е ° .в умножителе 5 накапливается одно из произведений

321 8 (Х-1) (Х-2) ... (X-К), Х>0, Генератор 37 генерирует тактовые сигналы до тех пор, пока дешифратор

32 не находится в одном из трех состояний, зависящих от текущего содержимого Х сумматора 2. Если аргумент

Х вЂ” полоижетльное целое число, то и процесс вычисления произведения (1) останавливается в момент равенства содержимого сумматора 2 единице> т.е. Х=1 ° При этом на .первом выходе дешифратора 32 формируется управляющий сигнал 27, который через элемент ИЛИ 42 возвращает триггер 33 в нулевое состояние и, тем cBMblM запрещает работу генератора 37 °

Этот же сигнал разрешает передачу из умножителя 5 вычисленного факториала (Х-1)! через блок 1 1 элементов И и блок 15 элементов ИЛИ на выход устройства.

Если аргумент положительный дробный ХЕ(0,1), то Г(Х) вычисляется как отношение

При этом дешифратор 32 формирует управляющий сигнал на третьем выходе сразу после приема аргумента Х в сумматор 2. Этот управляющий сигнал через элемент ИЛИ 42 устанавливает триггер 33 в нулевое состояние и запрещает работу генератора 37 (произведение (1) при этом не вычисляется). Этот же сигнал с выхода дешифратора 32 проходит через элемент И 35, на другой вход которого подается разрешение с нулевого выхо- да триггера 45, и разрешает передачу аргумента Х из сумматора 2 через блок 7 элементов И и блок 12. элементов ИЛИ в блок 13 деления. Одновре- . менно с этим управляющий сигнал с

Ф выхода элемента И 35 через элемент

ИЛИ 34 подается на управляющий вход блока 6 элементов И и разрешает передачу из блока 3 постоянной памяти значения Г(Х+1), выбираемого по адре9 11243 су Х, на другие входы блока 13 деле Г(Х+1) ния. Результат из блока 13 деления через блок 15 элементов HJIH передается на выход устройства.

Если аргумент положителен и при" надлежит интервалу X6(1 2), то дешифратор 32 формирует управляющий сиг-, нал 26 на втором выходе сразу после приема аргумента Х в сумматор 2. Этот 10 сигнал устанавливает триггер 33 в нулевое состяние, запрещает работу генератора 37 (произведение (1) при этом не вычисляется) и одновременно разрешает передачу через блок 9 эле- .15 ментов И из блока 3 постоянной памя-. ти на один из входов умножителя 14 значения Г(х), выбираемого по адресу, соответствующему дробной части аргумента Х, и через блок 10 элементов )p

И из умножителя 5 на другой вход умножителя 14 передается значение единицы, содержащееся в нем. Результат

Г(х) Г(Х) ° 1 из умножителя 14 через блок 15 элементов ИЛИ передается на 25 выход устройства.

Если аргумент Х>2, то Г(Х) вычисляется как произведение

Г(Х) =(Х-1) ° (Х-2) ... Х, Г(Хк) ° (3) 30

В этом случае начальный процесс аналогичен процессу, когда аргумент

Х - положительное целое число, до тех пор, пока в сумматоре 2 не останется значение Х1 6 (1,2). При этом дешифратор 32 формирует управляющий сигнал 26 на втором выходе, который через элемент ИЛИ 42 останавливает работу генератора 37, подается на управляющий вход блоков 9 и 10 эле, ментов И и разрешает передачу в умножитель 14 соответственно из умножителя 5 накопленного произведения (Х-1)-(Х-2), Х„ и из .блока 3 постоян-4 ной памяти значения Г (Х ) выбранного по адресу, определяемому дроб1

21 10 ной частью X„, т.е. (X„-1). Результат в соответствии с выражением (3) из умножителя 14 через блок 15 элементов ИЛИ передается на выход устройства.

Если аргумент Х<0 и ХФ-1,2, то вычисляется отношение

Г(Х)— (4) Функциональные возможности предлагаемого устройства для вычитания

Г-функции расширены — обеспечено вычисление Г-функции произвольного

:действительного аргумента, представленного в естественной форме или с

:плавающей запятой.

В этом случае начальный процесс выполняется аналогично выражению (2) для отрицательного аргумента Х вЂ” в умножителе 5 накапливается произведение Х(Х+1) ° (Х+2) ... Х, пока Х не оказывается в диапазоне Х (0,1) .

При этом дешифратор 32 на третьем выходе формирует управляющий сигнал, который останавливает работу генератора 37. Этот же сигнал с выхода дешифратора 32 проходит через элемент ,И 36, на другой вход которого подается разрешение с единичного выхода триггера 45, и разрешает передачу через блок 8 элементов И и блок 12 элементов ИЛИ на входы блока 13 деления из умножителя 5 накопленного произведения K(X+1) ° (Х+2) ...Х. Одновременно с этим управляющий сигнал с выхода элемента И 36 проходит через элемент ИЛИ 34 и разрешает передачу через блок 6 элементов И на другие входы блока 13 деления из блока 3 постоянной памяти значения Г(Х +1), выбранного по адресу Х„„ Результат в соответствии с выражением (4) из блока 13 деления через блок 15 элементов ИЛИ передается на выход устройства.

1124321

1124321

Составитель В. Байков

Редактор Л. Алексеенко Техред А.Бабинец Корректор Г. Orap

Заказ 8282/39 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР . по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент". r. Ужгород, ул. Проектная, 4