Устройство для проверки полноты тестирования программ

 

УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ПОЛНОТЫ ТЕСТИРОВАНИЯ ПРОГРАММ содержащее блок памяти, адресный и управляющий входы чтения которого являются соответственно информационным входом и входом запуска проверки устройства, информационный выход блока памяти является выходом проверки устройства, отличающееся тем, что, с целью увеличения полноты контроля, в него введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управляющим входом записи блока памяти, информационный выход блока памяти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока памяти . о:) О)

СОЮЗ СОВЕТСНИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ЦЯ) G 06 F 11 28

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3572070/18-24 (22) 04.04.83 (46) 23.01.85. Бюл. № 3 (72) Ю. Я. Быков и Б. И. Ратгауз (53) 681.3 (088.8) (56) 1. Сигалов И. Л. и др. Устройство для отладки программ. — «Управляющие системы и машины», 1980, № 1.

2. Авторское свидетельство СССР № 879592, кл. G 06 F 11/12, 10.01.80 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ ПРОВЕРКИ

ПОЛНОТЫ ТЕСТИРОВАНИЯ ПРОГРАММ содержащее блок памяти, адресный и управляющий входы чтения которого являются соответственно информационным входом и входом запуска проверки устройства, информационный выход блока памяти является выходом проверки устройства, orëèчающееся тем, что, с целью увеличения полноты контроля, в него введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управляющим входом записи блока памяти, информационный выход блока памяти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока памяти.

1136171

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки полноты тестирования программ специализированных управляющих цифровых вычислительных машин, которые имеют постоянное запоминающее устройство (ПЗУ) для размещения программ, а также допускают возможность подключения вместо ПЗУ внешнего наладочного блока памяти.

Известно устройство для трассировки программ, содержащее блок памяти (стек), который подключается к магистрали ЦВМ, логические узлы и схемы индикации. После запуска исследуемой программы в ЦВМ логические узлы обеспечивают последовательное заполнение стека адресами выполняемых команд переходов, причем после заполнения последнего адреса организуется запись с начального адреса. При остановке программы устройство индикации дает возможность отобразить содержимое стека (1).

Однако это устройство ориентировано на отладку программ и может дать ограниченную оценку полноты тестирования, так как оно содержит стек для запоминания конечной последовательности адресов команд только одного типа (перехода) и не дает возможности оценки полноты тестирования по известным критериям оценки качества теста.

Наиболее близким по технической сущности к предлагаемому является устройство для проверки полноты тестирования программ, которое состоит из одноразрядного блока па м яти и уп р авляю щего логического блока.

Одноразрядный блок памяти работает параллельно с наладочным блоком памяти специализированной ЦВМ. При запуске исследуемой программы в ЦВМ логический узел обеспечивает появление сбоев в работе

ЦВМ при обращении к тем адресам блока памяти, в которые предварительно записываются единицы (2).

Однако известное устройство позволяет оценить только качество тестирования системы защиты исследуемой программы от аппаратно обнаруживаемых сбоев и не дает возможности систематически оценить качество тестирования по известным критериям.

Целью изобретения является повышение полноты тестирования программ по систематическому критерию, основанному на фиксации в режиме реального функционирования всех обращений исследуемой программы ЦВМ к командам и операндам.

Поставленная цель достигается тем, что в устройство для проверки полноты тестирования программ, содержащее блок памяти, адресный и управляющий входы чтения которого являются соответственно информационным входом и входом запуска проверки устройства, информационный выход блока памяти является выходом проверки устройства, введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управляющим входом записи блока памяти, информационный выход блока памяти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала

10 устроиства, выход сумматора соединен с информационным входом блока памяти.

На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 — диаграмма работы устройства;

15 где Гн — период обращения ЦВМ (g) к

ПЗУ, впс — цикл считывания в блоке памяти, -Cc, — время установления суммы на выходе сумматора, ьз — время задержки сигнала в элементе задержки, ыз — цикл записи в блоке памяти, Cу — цикл работы устройства.

Устройство для проверки полноты тестирования программ содержит блок 1 памяти, элемент 2 задержки и сумматор 3.

Адресные входы и управляющие входы

2S чтения блока 1 памяти соединены с соответствующими выходами ЦВМ 4 параллельно с ПЗУ 5 (или наладочным блоком памяти), содержащим исследуемую программу.

Первый вход сумматора 3 подключен к выходным информационным выходам блока

1 памяти, на второй вход сумматора 3 постоянно подается единица, а выход сумматора 3 подключен к входу первого блока 1 памяти. Выход элемента 2 задержки подключен к входу «Запись блока 1 памяти».

Второй вход блока 1 памяти соединен с инструментальной ЦВМ 6, которая используется для подготовки устройства к работе и для обработки полученных устройством результатов.

Устройство работает следующим обра40 зом.

Предварительно в блоке 1 памяти обнуляются все ячейки с помощью инструментальной ЦВМ 6. Далее на ЦВМ 4 опускается тестируемая программа. Поскольку

4 устройство подключено к адресной магистрали и управляющей линии «Чтение» ЦВМ 4 параллельно с ПЗУ 5, то одновременно с обращением ЦВМ 4 по некоторому адресу за командой или операндом происходит считывание по тому же адресу информации

50 из блока 1 памяти. Число, считанное из блока 1 памяти, поступает на первый вход сумматора 3, где к нему прибавляется единица, постоянно подаваемая (схемной реализацией) на второй вход сумматора 3. Получившееся число записывается в блок 1 памяти по тому же адресу по сигналу записи, формируемому из сигнала считывания, задержанного на величину элемента 2 задержки. Таким образом, каждая ячейка

1136171

Фиг.2

Составитель И. Сигалов

Редактор Т. Кугрышева Техред И. Верес Корректор О. Луговая

Заказ 10!51 37 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4,блока 1 памяти работает как счетчик числа обращений к ней. Разрядность блока 1 памяти- соответствует максимально допустимому числу обращений к какой-либо команде (операнду) для тестирования программ. Объем блока 1 памяти равен объему

ПЗУ 5 ЦВМ 4.

При таких условиях устройство обеспечивает подсчет числа обращений к каждой команде (операнду) при тестировании программ. Полученное распределение обращений ко всем командам и операндам программ передается в инструментальную

ЦВМ б для обработки и дает возможность объективно оценить качество и полноту тестирования по числу обращений,ко всем адресам. В частности, при отсутствии обращений по некоторым адресам ПЗУ 5 (нули в соответствующих ячейках блока 1 памяти) тест программы не удовлетворяет критерию покрытия всех операторов. Устройство .дает также возможность целенаправленно формировать последовательность тестов для обеспечения качества и полноты тестирования.

Эксперименты показывают, что для программ, работающих в реальном масштабе времени, теста, выбранные по функциональному признаку, не охватывают около 1,5 /о объема исследуемой программы.

Предлагаемое . устройство позволяет добиться 100о/о-ного охвата программы тестом, что дает возможность выявить на предварительном этапе по 70 /о ошибок, ранее обнаруживающихся только на этапе эксплуатации программ. Кроме того, устройство позволяет также сократить объем тестирования программ в 2-3 раза путем удаления сильно пересекающихся тестов.