Устройство для деления

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее сумматор, регистр поразрядной суммы, регистр поразрядного переноса, регистр делителя, регистр положительных цифр частного, регистр отрицательных цифр частного, блок управления и анализатор, содержащий элемент ИЛИ, первый и второй элементы И и элемент НЕ, причем первый и второй информационные входы сумматора подключены соответственно к выходам регистров поразрядных суммы и переноса, а третий информационный вход сумматора подключен к выходу регистра делителя, информационный вход которого соединен с входом делителя устройства, вход делимого которого подключен к первому информационному входу регистра поразрядной суммы, второй информационный вход которого подключен к вькоду поразрядной суммы сумматора. выход поразрядного переноса которого соединен с информационным входом регистра поразрядного переноса, вход переноса младшего разряда сум;матора соединен с управляющим входом выдачи обратного кода регистра делиели, управляюищй вход приема кода регистра поразрядной суммы соединен с упраштяющнм входом приема кода регистра поразрядного переноса и с первым управляющим выходом блока управления, второй управляющий выход которого соединен с входами сдвига регистров положительных и отрицательных цифр частного, выходы которых соединены соответственно (Л с первым и вторьм вг гходами устройства , вход Пуск и выход Конец опера ции которого подключены соответственно к входу Пуск и выходу Конец операции блока управления, отличающе еся тем, что, с целью повьшения быстродействия, 4 в него введен блок определения режима анализа, который содержит первый, второй, третий и четвертый элементы ИЛИ, первый, второй, третий, о четвертый, пятый элементы НЕ, первый, 00 второй, третий, четвертый, пятый, шестой, седьмой, восьмой элементы И, первй и второй триггеры, причем в блоке определения режима анализа выход первого триггера соединен с первым входом второго элемента ИЛИ и с третьим входом первого элемента И, второй вход которого соединен с первым входом второго элемента И и с выходом второго триггера, вход установки единицы которого соединен с выходом восьмого элемента И, первьй вход

ÄÄSUÄÄ 11 14

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4 р11 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

"e ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3655439/24-24 (22) 31. 08.83 (72) А.Т. Пешков и Л.А. Глухова (71) Минский радиотехнический институт (46) 23.02.85. Бюл. У 7 (53) 68 1.325(088.8) (56) 1. Авторское свидетельство СССР

У 840900, кл. G 06 F 7/62, 1979.

2. Авторское свидетельство СССР

Р 8 17703, кл . G 06 F 7/52, 1979.

3. Карцев А.М. Арифметика цифровых машин. М., "Наука", 1969, с. 502-515 (прототип).

4. Дроздов Е.А. и др. Электронные вычислительные машины единой систе— мы. M., "Машиностроение", 1976. (54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее сумматор, регистр поразрядной суммы, регистр поразрядного переноса, регистр делителя, регистр положительных цифр частного, регистр отрицательных цифр частного, блок управления и анализатор, содержащий элемент ИЛИ, первый и второй элементы И и элемент НЕ, причем первый и второй информационные входы сумматора подключены соответственно к выходам регистров поразрядных суммы и переноса, а третий информационный вход сумматора подключен к выходу регистра делителя, информационный вход которого соединен с входом делителя устройства, вход делимого которого подключен к первому информационному входу регистра поразрядной суммы, второй информационный вход которого подключен к выходу поразрядной суммы сумматора, выход поразрядного переноса которого соединен с информационным входом рег»стра поразрядного переноса, вхсд переноса младшего разряда сум,матора соединен с управляющим входом выдачи обратного кода регистра дели. еля, управляющий вход приема кода регистра поразрядной суммы соединен с управляющим входом пр»ема кода регистра поразрядного переноса и с первым управляющим выходом блока управления, второй управляющий выход которого соединен с входами сдвига регистров положительных и отрицательных цифр частного, выходы которых соединены соответственно с первым и в горым вьгходами устройства, вход "Пуск" и abv.op Конец операции которого подключены соответственно к входу "Пуск" и выходу

"Конец операции" блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введен блок определения режима анализа, который содержит первый, второй, третий и четвертый элементы ИЛИ, первый, второй, третий, четвертый, пятый элементы НЕ„ первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой элементы

И, первй и второй триггеры, причем в блоке определения режима анализа выход первого триггера соединен с первым входом второго элемента ИЛИ и с третьим входом первого элемента И, второй вход которого соединен с первым входом второго элемента И и с выходом второго триггера, вход установки единицы которого соединен с выходом восьмого элемента И, первый вход

1141403 которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом шестого элемента И, первый вход которого соединен с втОрым входом третьего элемента ИЛИ и с выходом пятого элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, вход установки единицы первого триггера соединен с выходом седьмого элемента И, первый вход которого соединен с выходом третьего элемента

ИЛИ, первый вход которого соединен с выходом пятого элемента И, три входа которого соединены соответственно с выходами первого, второго и третьего элементов НЕ, вход первого элемента НЕ соединен с первым входом третьего элемента И,, второй ..вход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с четвертым входом четвертого элемента И, первый вход которого соединен с вторым входом шестого элемента И и с выходом четвертого элемента НЕ, вход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с входом третьего элемента НЕ, выходы второго и четвертого элементов И соединены соответственно с вторыми входами второго и четвертого элементов ИЛИ, вторые входы седьмого и восьмого элементов

И соединены с третьим управляющим выходом блока управления, четвертый управляющий выход которого соединен с входами установки нуля первого и второго триггеров, первый и второй входы первого и второго элементов

И соответственно соединены с выходом переноса в знаковый разряд сумматора, анализатор содержит дополнительно второй, третий, четвертый, пятый элементы ИЛИ, третий, четвертый элементы И, первый и второй триггеры, причем в анализаторе выходы триггеров соединены с управ— ляющими входами выдачи прямого и обратного кодов регистра делителя соответственно, вход установки единицы первого триггера соединен с информационным входом регистра отрицательных цифр частного и с выходом элемента НЕ, вход которого соединен с выходом четвертого элемента И, первый, второй, третий, четвертый входы которого соединены соответственно с выходами первого, второго, третЬего, четвертого элементов ИЛИ, вход

1 установки единицы второго триггера сое" динен с информационным входом регистра положительных цифр частного и с выходом пятого элемента ИЛИ, первый, второй, третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И, третий вход третьего элемента

И соединен с выходом первого элемента ИЛИ блока определения режима анализа, выход второго элемента ИЛИ которого соединен с вторым входом четвертого элемента ИЛИ, третьим входом второго элемента И и четвертым входом третьего элемента И анализатора, первый вход первого элемента

И которого соединен с третьим входом третьего элемента ИЛИ, четвертыми входами первого и второго элемен тов ИЛИ анализатора и с выходом первого элемента И блока определения режима анализа, первый управляющий выход блока управления соединен с входами установки нуля первого и второго триггеров, вторым входом первого элемента И, четвертым и пятым входами второго и третьего элементов И анализатора, пятые входы первого и второго элементов

ИЛИ которого соединены с первым входом четвертого элемента ИЛИ, четвертым входом третьего элемента ИЛИ, анализатора и пятым управляющим выходом блока управления, первые входы первого и второго элементов

ИЛИ и .третьего элемента И анализатора соединены с вторым входом четвертого элемента И блока определения режима анализа и выходом второго старшего разряда переноса сумматора, выход первого старшего разряда переноса которого соединен с третьим входом первого элемента ИЛИ, вторым входом третьего элемента

ИЛИ, вторым входом второго элемента И анализатора и первым входом первого элемента ИЛИ блока определения режима анализа, вход второго элемента НЕ которого соединен с третьим входом второго элемента ИЛИ, первым входом третьего элемента ИЛИ, первым входом второго элемента И анализатора и с выходом первого старшего разряда суммы сумматора, выход второго старшего разряда суммы которого соединен с вторыми входами первого и

1141403 второго элементов ИЛИ и третьего элемента И анализатора и с третьим входом четвертого элемента И блока определения режима анализа, кроме того, блок управления содержит генератор сигналов, триггер -работы, счетчик, анализатор нуля, первый и второй элементы НЕ, первый, второй и третий элементы И, первый, второй, третий и четвертый элементы задержки, причем в блоке управления вход

"Пуск" блока управления соединен с входом установки единицы триггера работы и тактовым входом счетчика, счетный вход которого соединен с первым выходом блока управления, входом второго элемента задержки и выходом первого элемента задержки, вход которого соединен с входом второго элемента НЕ и выходом первого элемента И, второй вход которого соединен с выходом триггера работы и первым входом второго элемента И, третий вход которого соединен с вы1 Изобретение относится к вычисли- .тельной технике.

Известно устройство деления, со-! держащее счетчики делимого, делителя и результата, первый и второй

5 счетчики, переключатель, два управляющих ключа, два формирователя импульсов, триггер и элемент И 1).

Недостатком устройства является малое быстродействие. !

О

Известно устройство для умножении и деления последовательно-параллельного действия, содержащее преобразователь цифр множимого (делителя) в единичный код, реверсивный счетчик !5 цифр множителя (депителя), реверсивный счетчик произведения (делимого), триггер реверса произведения, и групп (и — разрядность операндов) элементов И и ИЛИ $2).

Недостатком данного устройства является малое быстродействие.

Наиболее близким по технической сущности к предлагаемому устройству . является устройство деления, содержащее сумматор, регистр поразрядных сумм, регистр поразрядных переносов, ходом генератора сигналов и третьим входом первого элемента И, первый вход которого соединен с первым входом третьего элемента И и выходом первого элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом анализатора нуля, вход которого соединен с выходом счетчика, вход установки нуля триггера работы соединен с выходом второго элемента И и с выходом "Конец операции" блока .управления, второй выход которого соединен с выходом третьего элемента И, второй вход которого соецинен с выходом четвертого элемента задержки, вход которого соединен с четвертым выходом блока управления и выходом третьего элемента Задержки, вход которого соединен с выходом второго элемента задержки и третьим выходом блока управления, пятый выход которого соединен с выходом первого элемента НЕ.

2 сдвигающий регистр положительных цифр частного, сдвигающий регистр отрицательных цифр частного, блок управления, дополнительный сумматор, анализатор кода старших разрядов остатка, информационные входы делимого и делителя, управляющий вход пуска, управляющий выход конца операции, информационные выходы кодов положительных и отрицательных цифр частного, причем информационный вход кода первого слагаемого сумматора подключен к информационному выходу регистра поразрядно суммы, к первому и второму информационным входам которого подключены соответственно информационный вход делимого устройства деления и выход поразрядной суммы сумматора, второй информационный вход которого подключен к информационному выходу регистра поразрядного переноса, информационным входом подключенного к информационному выходу переносов сумматора, третий информационный вход которого соединен с информационным выходом регистра делителя, информационным

3 1141 входом подключенного к информационному входу делителя устройства деления, вход пуска которого подключен к входу пуска блока управления, первый, второй и третий выходы которого подключены соответственно к управляющему входу анализатора кода старших разрядов остатка, к управляющим входам приема кода ре-. гистров поразрядных сумм и переноса и к управляющим входам сдвига регистров положительных и отрицательных цифр частного, информационными выходами соединенных соответственно с информационными выходами кодов положительных и отрицательных цифр частного „ первый и второй разрядные информационные входы дополнительного сумматора присоединены к выходу четырех старших разрядов

-* регистра поразрядного переноса и регистра поразрядной суммы1 входы четырех старших разрядов которого соединены с выходами дополнительного сумматора, вход анализатора кода стар 5 ших разрядов остатка подключен к выходу старших разрядов регистра по11 11 разрядной суммы, выход 1 анализатора кода старших разрядов остатка-к управляющему входу обратного кода

1l 11 регистра делителя, к входу +1 в младший разряд сумматора и к входу

"+1" регистра положительных цифр частного, выход "-1" анализатора соединен с входом выдачи прямого кода регистра делителя, выход 1Конец операции" устройства деления подсоединен к выходу "Конец операции" блока управления.

Особенностью устройства деления щ является то, что формирование остатка осуществляется в виде двухрядного кода поразрядной суммы и переноса (без распределения переносов по разрядам)(3).

Недостатком известного устройства деления являются большие задержки при формировании знака остатка при значительных затратах оборудования.

Цель изобретения — повышение 50 быстродействия и уменьшение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство деления, содержащее сумматор, регистр поразряд- 5 ной суммы, регистр поразрядного переноса, регистр делителя, блок уппавления1 регистр положительных

403 4 цифр частного, регистр отрицатель.ных цифр частного и анализатор, содержащий элементы ИЛИ, первый и вто- рой элементы И и элемент НЕ, причем первый и второй информационные входы сумматора подключены соответственно к выходам регистров поразрядной суммы и переноса, а третий информационный вход сумматора — к выходу регистра делителя, информационный вход которого соединен с входом делителя устройства, входом делимого подключенного к первому информационному входу регистра поразрядной суммы, второй информационный вход которого подключен к выходу пораз1 рядной суммы сумматора, выходом поразрядного переноса соединенного с информационным входом регистра поразрядного переноса, вход переноса младшего разряда сумматора соединен с вторым управляющим входом выдачи обратного кода регистра делителя, управляющий вход приема кода регист ра поразрядной суммы — с управляющим входом приема кода регистра поразрядного переноса и с первым управляющим выходом блока управления, вторым управляющим выходом соединенного с входами сдвига регистров положительных и отрицательных цифр частного, выходы которых соединены соответственно с первым и вторым выходами устройства, вход "Пуск" и выход "Конец операции" которого. подключены, соответственно к входу

"Пуск" и выходу "Конец операции" блока управления, введен блок определения режима анализа, который содержит первый, второй, третий и

1четвертый элементы ИЛИ, первый, вто1рой, третий, четвертый и пятый элементы НЕ, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый и второй триггеры, причем в блоке определения режима анализа выход первого триггера соединен с первым входом второго элемента ИЛИ и с третьим входом первого элемента И, второй вход которого соединен с первым входом второго элемента И и с выходом второго триггера, входом установки. единицы соединенного с выходом восьмого элемента И, первый вход которого соединен с выходом четвертого элемента ИЛИ, первым входом соединенного с выходом шестого элемента

1141403

И, первый вход которого соединен с вторым входом третьего элемента

ИЛИ и с выходом пятого элемента НЕ,. входом соединенного с выходом второго элемента ИЛИ, вход установки 5 единицы первого триггера соединен с выходом седьмого элемента И, первый вход которого соединен с выходом третьего элемента ИЛИ, первым входом соединенного с выходом пятого элемента И, три входа которого соединены соответственно с выходами первого, второго и третьего элементов НЕ, вход первого элемента НЕ— с первым входом третьего элемента И, второй вход которого соединен с вторым входом первого элемента ИЛИ, выходом соединенного с четвертым входом четвертого элемента И, первый вход которого соединен с вторым входом шестого элемента И и с выходом четвертого элемента НЕ, входом соединенного с выходом третьего элемента И, выход первого элемента И соединен с входом третьего элемента НЕ, выходы второго и четвертого элементов И вЂ” соответственно с вторыми входами второго и четвертого элементов ИЛИ, вторые ходы седьмого и восьмого элементов И вЂ” с третьим 30 управляющим выходом блока управления, четвертый управляющий выход которого соединен с входами установки нуля первого и второго триггеров, первый и второй входы первого и вто- З5 рого элементов И вЂ” соответственно с выходом переноса в знаковый разряд сумматора, анализатор дополнительно содержит второй, третий, четвертый и пятый элементы ИЛИ, тре- 4р тий четвертый элементы И, первый и второй триггеры, причем в анализаторе выходы триггеров соединены соответственно с первым и вторым управляющими входами регистра. делителя, 4g вход установки единицы первого . триггера — с информационным входом регистра отрицательных цифр частного и с выходом элемента НЕ, вход которого соединен с выходом четвер- 5О того элемента И, первым, вторым, третьим и четвертым входами соединенного соответственно с выходами первого, второго, третьего и четвертого элементов ИЛИ, вход установки единицы второго триггера соединен с информационным входом регистра положительных цифр частного и с выходом пятого элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И, третий вход третьего элемента И вЂ” с выходом первого элемента

ИЛИ блока определения .режима анализа, выход второго элемента ИЛИ которого соединен с вторым входом четвертого элемента ИЛИ, третьим входом второго элемента И и четвертым входом третьего элемента И анализатора, первым входом первого элемента И соединенного с третьим входом третьего элемента ИЛИ, четвертыми входами первого и второго элементов ИЛИ анализатора и с выходом первого элемента И блока определения режима анализа, первый управляющий выход блока управления соединен с входами установки нуля первого и второго триггеров, вторым входом первого элемента И, четвертыМ и пятым входами второго и третьего элементов

И анализатора, пятые входы первого и второго элементов ИЛИ которого соединены с первым входом четвертого элемента ИЛИ,четвертым входом третьего элемента ИЛИ, анализатора и пятым управляющим выходом блока управления, первые входы первого и второго элементов ИЛИ и третьего элемента И анализатора — с вторым входам четвертого элемента И блока определения режима анализа и выходом второго старшего разряда переноса сумматор, выход первого старшего разряда переноса которого соединен с третьим входом первого элемента ИЛИ, вторым входом третьего элемента ИЛИ, вторым входом второго элемента И анализатора и первым входом первого элемента ИЛИ блока определения режима анализа, входом второго элемента НЕ соединенного с третьим входом второго элемента

ИЛИ, первым входом третьего элемента ИЛИ, первым входом второго элемента И анализатора с выходом первого старшего разряда суммы сумматора, выход второго старшего разряда суммы которого соединен с вторыми входами первого и второго элементов ИЛИ и третьего элемента И анализатора и с третьим входом четвертого элемента И блока определения режима анализа, при этОм блок управления содержит генератор сигналов, 1141403 триггер работы, счетчик, анализатор нуля, первый и второй элементы

НЕ, первый, второй и третий элемен— ты И, первый, второй, третий и четвертый элементы задержки, причем в 5 блоке управления вход "Пуск" блока управления соединен с входом установки единицы триггера работы и тактовым входом счетчика, счетный вход которого соединен с первым выходом блока управления, входом второго элемента задержки и выходом первого элемента задержки, входом соединенного с входом второго элемента НЕ и выходом первого элемента

И, второй вход которого соединен с выходом триггера работы и первым входом второго элемента И, третий вход которого .соединен с выходом ..-генератора сигналов и третьим входом первого элемента И, первым входом соединенного с первым входом третьего элемента И и вью одом первого элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом анализатора нуля, входом соединенного с выходом счетчика, вход установки нуля триггера работы соединен с выходом второго элемента, И и выходом "Конец операции" блока . 30 управления, второй выход которого соединен с выходом третьего элемента И, вторым входом соединенного с выходом четвертого элемента задержки, вход которого соединен с четвертым выходом блока управления и выходом третьего элемента задержки, входом соединенного с выходом второго элемента задержки и третьим выходом блока управления, пятый Бы- gg ход которого соединен с выходом первого элемента НЕ.

На фиг. 1 приведена структурная схема устройства для деления; на фиг. 2 и 3 — соответственно схемы блока определения режима анализа и анализатора", на фиг. 4 — схема блока управления; на фиг. 5 — временная диаграмма его работы.

N

Устройство для деления (фиг. 1) содержит сумматор 1, вход 2 переноса младшего разряда сумматора 1, первый информационный вход 3 сумматора 1, выход 4 поразрядной суммы сум- 5s матора 1, второй информационный вход 5 сумматора 1, выход 6 поразрядного переноса сумматора 1, третий информационный вход 7 сумматора 1, выходы старших разрядов поразрядной суммы 8 сумматора 1 и поразрядного переноса 9 сумматора 1, выход 10 переноса в знаковый разряд сумматора 1, регистр 11 поразрядной суммы, первый 12 и второй 13 информационные входы регистра 11, управляющий вход 14 приема кода регистра 11, выход .15 регистра 11, регистр 16 поразрядного переноса, информационный вход 17 регистра 16, управляющий вход 18 приема кода регистра 16, выход 19 регистра 16, регистр 20 двигателя, информационный вход 21 регистра 20, управляющие входы прямого 22 и обратного 23 кодов регистра 20, выход 24 регистра 20, блок 25 управления, вход 26

"Пуск" блока 25, выход 27 "Конец операций" блока 25, управляющие выходы 28-32 блока 25, анализатор

33, вход34 старших разрядов переноса анализатора 33, вход 35 старших разрядов суммы анализатора 33, выходы 36 и 37 анализатора 33, управляющие входы 38 и 39 анализатора

33, выходы 40 и 4 1 анализатора 33, входы 42-44 анализатора 33, блок

45 определения режима анализа, вход

46 старших разрядов переноса блока

45, вход 47 старших разрядов суммы блока 45, выходы 48-50 блока 45, управляющие входы 51 и 52 блока 45, вход 53 переноса в знаковый разряд блока 45, регистр 54 положительных цифр частного, информационный вход

55 регистра 54, вход 56 сдвига регист ра 54, выход 57 регистра 54, ре- . гистр 58 отрицательных цифр частного, вход 59 сдвига регистра 58, информационный вход 60 регистра 58, выход

61 регистра 58, вход 62.делимого устройства, вход 63 делителя устройства, вход 64 "Пуск" устройства, вход 65 "Конец операций". устройства, первый бб.и второй 67 выходы устройства.

Блок определения режима анализа (фиг. 2) содержит первый 68, второй

69, третий 70 и четвертый 71 элементы ИЛИ, первый 72, второй 73, третий 74, четвертый 75 и пятый 76 элементы НЕ, первый 77, второй 78, третий 79, четвертый 80, пятый 8 1, шестой 82, седьмой 83 и восьмой 84 элементы И, первый 85 и второй 86 триггеры, входы первого 87 { 5 1) 1141

5 и второго 88 (5 2) старших разрядов суммы, являющиеся двумя разрядами входа 47 старших разрядов суммы блока 45 определения режима анализа входы второго 89 (П2) и третьего

90 (ПЗ) старших разрядов переноса, являющиеся двумя разрядами входа 46 старших разрядов переноса блока 45 определения режима анализа.

Анализатор (фиг. 3) содержит пер- 10 вый 91, второй 92, третий 93, четвертый 94 и пятый 95 элементы ИЛИ, первый 96, второй 97, третий 98 и четвертый 99 элементы И, элемент

HE 100, первый 101 и второй 102 триг-15 геры, входы первого 103 (5 1) и второго 104 (S 2) старших разрядов суммы, являющиеся двумя разрядами входа 35 старших разрядов суммы анализатора, входы второго 105.(П2) 20 и третьего 106 (ПЗ) старших разрядов переноса, являющиеся двумя разрядами входа 34 старших разрядов переноса анализатора.

Блок управления (фиг. 4) содержит Ю счетчик 107, анализатор 108 нуля, триггер 109 работы, генератор 110 сигналов, первый 111 и второй 112 элементы НЕ, первый 113, второй

114 и третий 115 элементы И, первый 30

116, второй 117, третий 118 и четвертый 119 элементы задержки.

Деление выполняется над нормализованными числами, т.е . делимое и делитель должны иметь единицу в старшем разряде дробной части. Операнды положительные.

В предлагаемом устройстве применяется принцип деления, при котором используется избыточный код частного,40 т.е. каждая цифра частного может быть представлена в виде одной из трех цифр: -1,0+1. Остаток формируется в виде двухрядного кода, включающего код поразрядной суммы и код поразряд-45 ного переноса.

Анализ знака остатка выполняется непосредственно по двухрядному коду остатка, причем анализируется только по два старших разряда дробной части кодов поразрядных суммы 51 52 переноса П2ПЗ остатка. При этом учитывается перенос в знаковый разряд, вид остатка, полученного на предыдущем этапе, а также режим анализа.

Pежим анализа устанавливается на основании трех признаков, в .качестве которых используется: П1

403

10 перенос из старшего разряда остатка в знаковый разряд (если указанный перенос сгенерирован при очередном этапе сложения, то П1=1); ПОП вЂ” перспективное отрицательное переполнение, (ПОП=1, если остаток отрицательный), а не имея информации о младших разрядах кодов поразрядной суммы (52, 53... Sn ) и поразрядного переноса (ПЗ, П4...Пп), можно. сделать предположение,что полученный остаток может быть по модулю не меньше 0,5 (т.е. после сдвига его на один разряд влево можно получить отрицательное число, не меньшее по модулю единицы), ПУП вЂ” предварительно учтенный перенос (ПУП=1, если при выполнении решения о знаке на предыдущем этапе был учтен перенос, который на следующем этапе обусловит выработку П1=1) .

В таблице приведены все возможные комбинации 5152, П2 ПЗ (колонка 2) и все допустимые комбинации признаков режима (колонки 3-8).

Заштрихованные клетки соответствуют ситуациям, которое не могут появиться из-за невозможности появления остатка, по модулю не меньшего

Комбинации ПУП.П1=1 не могут появиться исходя из определения ПУП. На пересечениях колонок 3-8 и строк

1 — 16 указаны сигналы, которые в соответствующих случаях вырабатывает анализатор ("+" — обнаружен отрицательный знак остатка, и на текущем этапе делитель будет прибавляться ,к нему, "-" — обнаружен положительный остаток, и делитель на текущем этапе будет вычитаться из этого остатка), и признаки, какие будет устанавливать блок определения режи. ма анализа для последующего этапа деления.

На основании анализа таблицы в устройстве выделяются два режима анализа: режим, при котором ПОП

ПУ11 П1=1, и режим, при котором

ПОП + ПУП П1=1.

Если отсутствует ситуация ПОП к аПУП.П1 = 1, то для строк 1 6 анализатор всегда вырабатывает сигнал

"+", если ПОП ПУП П1=1, то анализатор независимо от 5152, П2ПЗ вырабатывает сигнал

Если ПОП + ПУП П1=1, то анализатор для строк 11-16 всегда вырабатывает сигнал "-", а если ПОП + ПУП х

1141403

12 хП1=0, то анализатор независимо от

5152, П2ПЗ вырабатывает сигнал "+".

Для формирования ПОП и ПУП используются слеякииле логические иыреиеиия: tIYIl t„=ttl2+ 51) П2 52 П2 51 ° 5 П2 1 ПОП,+ ДЪ П,.Д„, „, ПОП;+„=ПОП;+ПЧП. и П1;,„+(ПОП„.. ПУП,. m„„j ° 51„,, rl,+„ (1 — номер такта).

Блок управления вырабатывает на каждом такте деления, где определя1 ется очередной разряд частного, слек дующие один за другим четыре управляющих сигнала, причем первый управляющий сигнал-парафазный И1,Й1,И2, ИЗ, И4.

В исходном состоянйи в триггере

109 работы и в счетчике 107 устанавливается нуль. Сигналы управления

И1, И1, И2, ИЗ, И4 соответственно ..на выходах 32, 31, 30, 29 и 28 отсут- 20 ствуют. Отсутствует сигнал "Конец операции" на выходе 27.

I1epep, началом деления в блок управления (на вход 26) поступает сигнал ".Пуск", в счетчике 107 уста— навливается код числа, определяющий количество тактов деления, триггер работы устанавливается в состояние

"1", которое разрешает по второму входу работу элемента И 113, на пер- 30 вый вход которого после установки в счетчике кода также поступает разрешающий сигнал с выхода первого элемента HE 111. В результате сигналы с генератора 110 проходят через д

- первый элемент И 113 и через элементы НЕ 112 задержки 116-119 . и обеспечивают формирование управляющих сигналов на выходах 31, 32, 30, 29 и 28. Кроме того, каждый очередной 4О сигнал с выхода первого элемента

116 задержки поступает на счетный вход счетчика 107, уменьшая его содержимое на единицу. Сигналы с генератора 110 сигналов будут проходить ,через первый элемент И 113 до появления нуля в счетчике 107. Как только в счетчике 107 появится нулевое значение, оно через анализатор 108 нуля разрешает прохождение сигналов SO с генератора 110 через второй элемент И 114, а через первый элемент

НЕ 111 запрещается прохождение сигналов через первый элемент И 113.

Триггер работы устанавливается в 5s нуль, а на выходе 27 "Конец операции" блока управления появляется сигнал указывающий на завершение операции деления. Элемент 116 задержки нужен для того, чтобы сигналы на выходах 32 и 31 были противоположны по значению и формировались бы в один и тот же момент времени.

Обозначения на фиг. 5: TP — выход единицы триггера 109 работы, ГС вЂ” выход генератора 110 сигналов, А "О" — выход анализатора 108 нуля, КОП вЂ” выходной сигнал 27 "Конец операции" блока управления.

Задержки между сигналами И1 и И2 (величина задержки элемента

117) выбирается таким образом, чтобы сброс триггеров 85 и 86 происходил после появления сигналов на выходах 49 и 50 блока определения режима анализа при формировании выходных сигналов в анализаторе. 3адержка сигнала ИЗ по отношению к И2 выбирается таким образом, чтобы сброс триггеров 85 и 86 блока 45 определения режима анализа не накладывался на процесс установки одного из них в состояние единицы.

Сигнал И4 задерживается по отношению к сигналу И 1 таким образом, чтобы сдвиг регистров 54 и 58 устройства деления проходил после завершения установки их младших разрядов в единицу.

Период сигналов ИЗ выбирается достаточным для завершения операции сложения в сумматоре.

Устройство для деления работает следующим образом.

В исходном состоянии делитель без знаковых разрядов находится в регистре 20 делителя (фиг. 1) делимое без старшего разряда и знаковых разрядов помещено в регистре 11 поразрядной суммы. Все разряды регистра

58 отрицательных цифр частного и все разряды кроме предпоследнего младшего регистра 54 положительных цифр частного находятся в нуле.

Триггер 102 анализатора находится в единичном состоянии, а триггер 101 этого же блока (фиг. 3) — в нулевом состоянии, триггеры 85 и 86 блока определения режима анализа (фиг. 2) и триггер 109 работы блока управления (фиг. 4) находятся в нулевом состоянии. На выходе 36 анализатора 33 присутствует сигнал (фиг. 1). В регистре 16 поразрядного переноса фиг. 1 установлен нулевой, код.!

1141403

На выходах поразрядной суммы 4 и переноса 6 сумматора 1 (фиг. 1) присутствует двухрядный код разности сдвинутого на разряд влево (умно-. женного на два) делимого и делителя, т.е. первый остаток, значения его старших разрядов поразрядной суммы

5152 и переноса П2ПЗ, а также перенос в знаковый разряд П1 присутствуют на соответствующих выходах 8-10 10 сумматора 1 (фиг. 1) .

Деление начинается по поступлении сигнала "Пуск" на вход 26 блока

25 управления, по которому устанавливается в единицу триггер 109 15 работы (фиг. 4), и блок управления начинает вырабатывать для каждого такта деления последовательность сигналов И1 и Й1, И2, ИЗ, И4.

Такты деления (или этапы деления), рр на каждом из,которых определяется очередная цифра "+1" или "-1" частного, выполняется аналогично, в начале каждого такта по сигналу И1 на выходе 32 блока управления осу- 25 ществляется разрешение приема кодов поразрядных суммы и переноса с выходов 4 и 6 сумматора 1 соответственно в регистры поразрядных суммы 13 и переноса 16 (фиг. 1) . Одновременно по сигналам И1 и Й! анализатор 33 определяет с учетом сигналов на своих входах 44 и 35, определяющих текущий остаток, и сигналов на входах 42 и 43, характеризующих режим анализа, формируемых блоком определения режима анализа, текущую цифру частного и вид операции (сложение или вычитание), которую нужно выполнить на текущем такте деления, или не вырабатывает никаких выходных сигналов. В первом случае по сигналу на управляющем входе

23 обратного кода регистра 20 обеспечиваются выдача на второй информа- 45 ционный вход 5 сумматора 1 обратного кода делителя и посылка сигнала на вход 2 переноса младшего разряда этого же,сумматора 1 кроме того, по сигналу на входе 55 регистра 54 осуществляется установка единицы . в его младший разряд. Во втором случае по сигналу на входе 22 осуществляется передача на второй информационный вход 5 сумматора 1 прямого кода делителя, а по сигналу на входе

60 — установка единицы в младший разряд регистра 58. В,третьем случае код из регистра 20 на сумматор 1 не передается, а .в соответствующих разрядах регистров 54 и 58 сохраняются нулевые значения.

По сигналу 112 осуществляется сброс триггеров 85 и 86 блока 45 определения режима анализа (фиг. 2), а по сигналу И 3 — опрос логических цепей этого же блока, формирующих признаки режима анализа для следующего такта деления. В результате триггер 85 (перспективного отрицательного переполнения) или триггер

86 (предварительно учтенного переноса) могут быть установлены в единицу.

По сигналу И4, поступающему с выхода 28 блока 25 управления на входы 56 и 59 соответственно регистров 54 и 58, осуществляется сдвиг кодов этих регистров на один разряд в сторону старших разрядов.

Текущий такт будет закончен, когда на выходах 4 и 6 сумматор 1 будет сформирован очередной двухрядный код остатка. Последний такт деления выполняется так же, как и предыдущие, с этой лишь разницей, ч-.о в блоке 25 управления (фиг. 4) на этом такте будет получено нулевое значение в счетчике 107. Поэтому при выработке очередного сигнала генератором 110 сигналов после завер" шения последнего такта осуществляется установка в ноль триггера 109 работы и формируется сигнал на выходе 27 блока 25 управления, который поступает на выход 65 "Конец операции" устройства деления . На этом операция деления заканчивается °

На выходах 4 и 6 сумматора 1 будет представлен двухрядный код остатка, в найденное частное будет представлено в виде двух кодов: кодов положительных цифр на выходе 67 и отрицательных цифр на выходе 66 устройства деления. Переход от такого. кода к двоичному в предлагаемом устройстве не рассматривается. Такой переход может быть осуществлен как это описано в P3) или так, как это делается в процессоре 3ВМ

ЕС-1050 54!.

Для определения цифры частного в известном устройстве используются дополнительный сумматор и анализатор, в предложенном устройстве— блок определения режима анализа и

15 1141403 анализатор, которые требуют меньших меньше, затрат оборудования по сравнению с . ве.

1известиым устройством.

Таким образом, предлагаемое устройство для деления обладает большим

5 быстродействием за счет уменьшения аппаратных затрат оборудования.

Длительность такта деления в предложенном устройстве в 2,3 раза чем в известном устройст1141403

17

I 1

1 1

1 1

И о

1 I

1 I

1 I л

И о

I

1

I 1

I#A

У

И о

И о

В»

+ л л

1

+

И

IP л

+

1 сч I

1 сч I

1

СЧ Yl !

Л

° С\!

0 1ь о o ь

1

1 а

I ф

14 о

Р

& у о

tg (й

1, 1

1

1 О

1

1

1

1 о

1 1:,"

1 л

1 +

1

1 о о - о о о о — o о о о о о о — o С > л» О) 20

19

1141403

М

Ю

М

Ю

И

Ю

+

+ ф!

М

Clj

1 !

»

1 сО

g I

Π— о

iI

2! л

+ о

В о

М о

М л

1

1

1

1

I

I

I

1

1

1

1

1 с> 1

1

° °

I со 1

1

1 1

1 I

1 I ! — — 4

1 1

I 1

I 1

I 1

1 I

1

1

I

I л

1

1

1 1

I 1

I I

1 1

1 I

1 о

I

1

I ! — — !

1

1

1 л 1.

I

1

1

1! — "1

1

1

1

1 сЧ 1

1143403 о

Ц ф л Q, t0 !0

Х

О t0 о v о

t0 Х е о д !

0 Е о ! о о х о

Ф Ж

kf

It! t0 С Р й(v o

Ф1 о 2

М

It, Ф Р

Я t0

t0 С4 1.-(9 оеа

И е С4Р

t(е о 1- Б хv

2е о

t(g !4

Ф E Е с4 е ж

Я 9, 6) с0

9 !0 ж е v хо аде еор, E E Е

vms

1 1 1

1141403 I )41403

Фи.2

1141403

TF(1 ) И2(116) - ИЗ(117) ии(М) И1(f15) КПП(21) Составитель Е. Захарченко

Техред M.Êóçüìà

Редактор В.Данко

Корректор Г.Решетник

Заказ 496/36

/С(1

)//д//(Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r Ужгород, ул. Проектная, 4