Устройство для приема и обработки избыточных сигналов

 

УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ по авт. св. № 1078455, отличающееся тем, ЧТО, с целью повышения пропускной способности устройства, в него введены второй регистр, элемент задержки, второй декодер , ключи, триггер и второй элемент ИЛИ выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является выходом устройства, пятый выход хронизатора соединен с первым входом триггера, выход которого соединен с вторыми входами первого и второго ключей , выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки - с вторым входом второго регистра.Q

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

4(SO G 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1078455 (21) 3667665/24-24 (22) 24.11.83 (46) 23.04.85. Бюл. № 15 (72) Ю. П. Зубков и О. И. Кожухов (53) 621.398 (088.8) (56) 1. Авторское свидетельство СССР № 1078455, кл. G 08 С 19/28, 1982 (прототип) . (54) (57) УСТРОИСТВО ДЛЯ ПРИЕМА

И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ по авт. св. № 1078455, отличающееся тем, что, с целью повышения пропускнойспособности устройства, в него введены второй регистр, элемент задержки, второй декодер, ключи, триггер и второй элемент ИЛИ,„Я11„„1152017 А выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является выходом устройства, пятый выход хронизатора соединен с первым входом триггера, выход которого соединен с вторыми входами первого и второго ключей, выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки — с вторым входом второго регистра.

1152017

10

35

Изобретение относится к электросвязи, может быть использовано в приемных устройствах систем передачи дискретной информации, использующих составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных избыточных кодов.

По основному авт. св. № 1078455 известно устройство для приема и обработки .избыточных сигналов, содержащее демодулятор, первый вход которого объединен с входом хронизатора и является входом устройства, выход демодулятора соединен с первыми входами вычитателя первого блока памяти и через пороговый элемент — с первыми входами элемента ИЛИ, регистра и вторым входом вычитателя, выход регистра соединен с вторым входом элемента

ИЛИ, выход которого соединен с первым входом инвертора. Выход вычитателя соединен через второй блок памяти с первым входом блока сравнения, первый, второй выходы и второй вход которого соединены соответственно с первым, вторым входами и выходом третьего блока памяти, третий выход блока сравнения и выход первого счетчика соединены соответственно с первым и вторым входами логического блока, выход логического блока соединен с первым входом второго счетчика, выходы которого соединены с соответствующими входами элемента И. Выход элемента И соединен с вторым входом инвертора, выход инвертора 30 соединен через декодер с первым входом регистров, первый выход и второй, третий входы блока регистров соединены соответственно с первым входом и первым, вторым выходами блока управления выдачей информации. Выход первого блока памяти соединен с вторым входом блока управления выдачей информации, первый, второй, третий и четвертый выходы хронизатора соединены соответственно с четвертым входом блока регистров, с объединенными вторыми 40 входами второго счетчика и регистра, с объеди нен ными входом первого счетчика, вторым входом демодулятора, третьим входом блока сравнения и вторым входом первого блока памяти, второй выход блока регистров является выходом устройства. Это уст- 45 ройство обладает высокой помехоустойчивостью (1).

Недостатком известного устройства является низкая пропускная способность.

Цель изобретения — повышение пропускной способности устройства.

Указанная цель достигается тем, что в устройство для приема и обработки избыточных сигналов введены второй регистр, элемент задержки, второй декодер, ключи, триггер и второй элемент ИЛИ, выход порогового элемента соединен с входом второго декодера и первым входом второго регистра, выход второго регистра соединен с первым входом первого ключа, выход которого соединен с первым входом второго элемента ИЛИ, второй выход блока регистров соединен с первым входом второго ключа, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является выходом устройства, пятый выход хронизатора соединен с первым входом триггера, выход которого соединен с вторыми входами первого и второго ключей, выход второго декодера соединен с вторыми входами триггера и хронизатора и через элемент задержки — с вторым входом второго регистра.

Физическая сущность изобретения заключается в том, что перед формированием второй двоичной кодовой комбинации осуществляют проверку первой кодовой комбинации (выходной комбинации порогового селектора) на принадлежность к разрешенным комбинациям. Эту проверку реализуют с помощью второго декодера, который в отличии от первого декодера не исправляет ошибки, а всего лишь обнаруживает.

Вследствие того, что выходная комбинация порогового селектора в системах с каналами высокого качества искажается довольно редко, отпадает необходимость затрачивать время на формирование второй кодовой комбинации. В тех случаях, когда выходная комбинация порогового селектора является ошибочной, устройство функционирует также, как и известное устройство.

На чертеже приведена структурная схема устройства для приема и обработки избыточных сигналов.

Устройство содержит демодулятор 1, пороговый элемент 2, декодер 3, блок 4 ре гистров, аналоговый блок 5 буферной памяти, блок 6 управления выдачей информации, вычитатель 7, анализатор 8, блок 9 коррекции, регистр 10 сдвига, элемент ИЛИ

11, управляемый инвертор 12, хронизатор

13, двоичный суммирующий счетчик 14, логический блок 15, блок 16 памяти, блок 17 сравнения, блок 18 памяти, двоичный вычитающий счетчик 19, элемент И 20, регистр 21 сдвига, элемент 22 задержки, декодер 23, ключи 24 и 25, триггер 26 и элемент

ИЛИ 27.

В хронизаторе 13 с помощью элементов задержки, логических элементов, генераторов тактовых импульсов предусмотрена в соответствующий момент времени подача импульсов считывания информации из регистра 21 (этот момент времени определяется моментом окончания анализа выходной комбинации порогового элемента 2 в декодере 23 и окончанием ее записи в регистр 21), а также формирование сигнала

«Общий сброс» после считывания информации из регистра 21 на выход устройства.

Запрещает формирование сигнала «Общий сброс» выходной сигнал декодера 23.

1152017 блока 4 регистров выдается через элемент

ИЛИ 27 на выход устройства.

Исходное состояние триггера 26 — нуле30 вое. Изменяет он свое состояние на единичное по выходному сигналу декодера 23. Устанавливается в исходное состояни" (нулевое) триггер 26 по сигналу «Общий сброс» из хронизатора 13.

Элемент ИЛИ 27 предназначен для согласования цепей формирования кодовых комбинаций с выходом устройства.

Устройство для приема и обработки избыточных сигналов работает следующим образом.

Входной, подверженный воздействию помех в канале связи, составной сигнал с избыточностью поступает на вход аналогового демодулятора 1. Пусть для определенности используется последовательная передача элементарных сигналов, входящих в

45 состав избыточного сложного сигнала. Входные сигналы последовательно подаются на вход хронизатора 13, в котором формируются управляющие сигналы, и в соответствии с. используемой процедурой обработки аналоговым демодулятором 1 элементарных сигналов в тактовые моменты времени на выходе демодулятора 1 формируются аналоговые элементарные сигналы, которые записываются в блок 5 буферной памяти, поступают на вход вычитателя 7 и на вход порогового элемента 2. Пороговый элемент

Декодер 23 обнаруживает ошибки и может быть выполнен по любой известной схеме, например, содержащей коммутационную матрицу и логическое устройство, если в анализируемой комбинации ошибок нет — комбинация является разрешенной, то сигнал на выходе декодера 23 не формируется, в противном случае на выходе декодера 23 формируется управляющий сигнал.

Элемент 22 задержки предназначен для согласования процессов записи кодовой комбинации в регистр 21 и ее анализа в декодере 23. Двоичный регистр 21 сдвига предназначен для промежуточного хранения выходной комбинации порогового элемента 2. Сбрасывается информация по управляющему сигналу, формируемому на выходе декодера 23. Считывается информация из регистра 21 по импульсам считывания из хронизатора 13.

Ключ 24 открыт в исходном состоянии (он открыт в случае, если на его управляю- 20 щем входе присутствует сигнал «О»). Через ключ 24 в открытом состоянии проходит информация на выход устройства через элемент ИЛИ 27 из регистра 21.

Ключ 25 закрыт в исходном состоянии (он открыт в случае присутствия на его управляющем входе сигнала «1») . Через открытый ключ 25 информация с выхода

2 преобразует их в выходные двоичные сигналы, запоминаемые в двоичном регистре

10, в двоичном регистре 21 и поступающие в декодер 23 и через элемент ИЛИ 11 и открытый инвертор 12 — в декодер 3.

В декодере 23 двоичная кодовая комбинация анализируется на принадлежность к разрешенным комбинациям используемого избыточного кода. Если комбинация не разрешенная (ошибки есть), то на выходе декодера 23 формируется управляющий сигнал, который подается, во-первых, в хронизатор 13 и запрещает на определенное время формирование сигнала «Общий сбрось во-вторых, через элемент 22 задержки обнуляет регистр 21. Если комбинация разрешенная (ошибок нет), то в соответствующий момент времени из хронизатора 13 в регистр 21 подаются импульсы считывания и двоичная комбинация из регистра 21 через открытый ключ 24 и элемент ИЛИ 27 выдается на выход устройства. После этого в хронизаторе 13 формируется сигнал

«Общий сброс», устройство готово к обработке следующего сигнала.

В случае, когда на выходе декодера 23 формируется сигнал ошибочной комбинации, триггер 26 переводится в единичное состояние, ключ 24 закрывается, а ключ 25 открывается и подключает выход блока 4 через элемент ИЛИ 27 к выходу устройства.

С помощью декодера 3 входная кодовая комбинация отождествляется с выходной разрешенной двоичной кодовой комбинацией, которая запоминается в блоке 4. В двоичном регистре 10 будут накапливаться двоичные сигналы.

На выходе вычитателя 7 формируются разностные сигналы, которые с помощью импульсов записи из хпонизатора 13, поступающих в анализатор 8, записываются в последний. Анализатор 8 определяет наименьший аналоговый сигнал, поступающий с вычитателя 7, а также двоичный код номера этого сигнала, который с выхода анализатора 8 поступает в блок 9 коррекции.

С помощью тактовых импульсов хронизатора 13 двоичная кодовая комбинация выводится из регистра 10. Через инвертор 12 без изменения проходят на вход декодера

3 двоичные сигналы с выхода регистра 10.

Если сигнал, сформированный из наименее достоверного аналогового сигнала в блоке

9 коррекции, поступит на управляющий вход инвертора 12, то входной двоичный сигнал инвертируется. Последующие сигналы инвертором 12 не инвертируются.

Таким образом, в декодер 3 будет считана двоичная кодовая комбинация, отличающаяся от предыдугцей в разряде, соответствующем наименее достоверному аналоговому сигналу. Эту двоичную кодовую комбинацию в декодере 3 преобразуют в

1152017

Составитель М. Никуленков

Техред И. Верее Корректор О. Тигор

Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор И. Дербак

Заказ 2329/40 соответствующую разрешенную кодовую комбинацию, которая также запоминается в блоке 4.

В блок 6 из блока 5 буферной памяти по тактовым импульсам хронизатора 13 поступает аналоговый составной сигнал с избыточностью,а из блока 4 — разрешенные кодовые комбинации. В блоке 6 осуществляется вычисление степеней близости каждой из разрешенных кодовых комбинаций к аналоговому составному сигналу, которые затем сравнивают между собой. По управляющему сигналу на выход устройства через открытый ключ 25 и элемент ИЛИ 27 считывают ту из разрешенных кодовых комбинаций; для которой степень близости больше.

Техническое преимущество предлагаемого изобретения по сравнению с известным заключается в том, что в случае безошибочного решения на выходе порогового элемента 2 не затрачивается дополнительное время на формирование второй кодовой комбинации, вследствие чего достигается сокращение времени в доведении информации до получателя, т, е. повышение пропускной способности устройства.