Устройство управления микропроцессором

 

УСТРОЙСТВО УПРАВЛЕНИЯ МИКРОПРОЦЕССОРОМ , содержащее блок памяти микрокоманд, регистр адреса, регистр микроопераций, мультиплексор логических условий, ко ммутатор, триггер пуска, генератор тактовых импульсов и первый элемент И, причем выход регистра адреса соединен с адресным входом блока памяти микрокоманд, выход логических условий и выход микроопераций которого подключены соответственно ic адресному ёходу мультиплексора логических условий и информационному входу регистра микроопераций , вход установки, вход сброса и выход триггера пуска соединены соответственно с входом пуска устройства , .выходом конца работы регистра микроопераций и входом генератора тактовых импульсов, первый и второй выходы которого подключены к синхровходам соответственно регистра адреса и регистра микроопераций, первый вход первого элемента И соединен с вторым выходом генератора тактовых импульсов, первый и второй информационные входы и выход мультиплексора логических условий подключены соответственно к выходу модифицируемого разряда группы адресньк выходов блока памяти микрокоманд, группе входов логических условий устройства и входу модифицируемого разряда первой группы информационных входов коммутатора, входы немодифицируемых разрядов первой группы информационных входов, информационные входы второйгруппы и. управляющий вход коммутатора соединены соответственно с выходами немодифицируемых разрядов группы адресных -выходов .блока памяти микрокоманд, входом кода операции (Л устройства и выходом конца команды регистра микроопераций, группа выс: ходов которого является группой выхог дов микроопераций устройства, о тличающееся тем, что, с целью повьпиения быстродействие/, оно содержит блок приемопередатчиков, мультиплексор старшего разряда числа, сд триггер знака, сумматор по модулю О5 два, второй элемент И и элемент О И-НЕ, первый и второй входы и выход .которого подключены соответственно tsD к входу переполнения группы входов логических условий устройства, выходу сумматора по модулю два и первому информационному входу блока приемопередатчиков , первый, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым, .третьим и четвертым выходами руппы входов-выходов устройства, управляющий вход, второй, третий и четвертый информационные входы блока приемопередатчиков подключены ссот

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) G 06 F 9 22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЬЙ

ОПИСАНИЕ ИЗОБРЕТ

Н ASTOPCHOMY СВИДЕТЕЛЬСТБУ (21) 3580923/24-24 (22) 18.04.83 (46) 15.05.85.. Бюп. У 18 (72) В.П. Супрун, Г.Н. Тимонькин, С.Н.. Ткаченко и В.С. Харченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

11- 331387, кл. G 06 F 9/22, 1972.

Авторское свидетельство СССР

Р 291201, кл. G 06 F 9/22, 1971.

Майоров С.А., Новиков Г.И . Структура ЭВМ. Л.: Машиностроение, 1979, с. 314, рис. 10.4 (прототип) . (54)(57) УСТРОЙСТВО УПРАВЛЕНИЯ МИКРО-.

ПРОЦЕССОРОМ, содержащее блок памяти микрокоманд, регистр адреса, регистр микроопераций, мультиплексор логических условий, коммутатор, триггер пуска, генератор тактовых импульсов и первый элемент И, причем выход регистра адреса соединен с адресным входом блока памяти микрокоманд, выход логических условий и выход микроопераций которого подключены соответственно к адресному входу мультиплексора логических условий и информационному входу регистра микроопераций, вход установки, вход сброса и выход триггера пуска соединены соответственно с входом пуска устройства, выходом конца работы регистра микроопераций и входом генератора тактовьм импульсов, первый и второй выходы которого подключены к синхровходам соответственно регистра адреса и регистра микроопераций, первый вход первого элемента И соединен с вторым выходом генератора тактовых импульсов, первый и второй информаÄÄSUÄÄ 1156072 ционные входы и выход мультиплексора логических условий подключены соот1 ветственно к выходу модифицируемого разряда группы адресных выходов блока памяти микрокоманд, группе входов логических условий устройства и входу модифицируемого разряда первой группы информационных входов коммутатора, входы немадифицируемых разрядов первой группы информационных входов, информационные входы второй. группы и управляющий вход коммутатора соединены соответственно с вьмодами немодифицируемых разрядов группы адресных выходов .блока памяти микрокоманд, входом кода операции устройства и выходом конца команДы регистра микроопераций, группа выходов которого является группой выхо-. С дов микроопераций устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействиЫ, оно содержит блок приемопередатчиков, мультиплексор старшего разряда числа, триггер знака, сумматор по модулю два, второй элемент И и элемент

И-НЕ, первый и второй входы и выход © .которого подключены соответственно к входу переполнения группы входов Ю логических условий устройства, выходу сумматора по модулю два и первому информационному входу блока приемопередатчиков, первый, второй, третий и четвертый выходы которого соединены 3 соответственно с первым, вторым, .третьим и четвертым выходами 1руппы входов-выходов устройства, управляющий вход, второй, третий и четвертый информационные входы блока приемопередатчиков подключены ссот11560 ветственно к выходу управления обменом регистра ы.кроопераций, третьему выходу блока приемопередатчиков, выходу второго элемента И и выходу мультиплексора старшего разряда числа, первый, второй, третий и четвертый информационные входы и первый и второй адресные входы которого соединены соответственно с входом знака группы входов логических условий устройства, .выходом триггера знака, третьим выходом блока приемопере.датчиков, шиной нулевого. потенциала устройства, первым и вторым адресными выходами регистра микроопераций, первый и второй входы второго элемента И подключены соответственно

72 к четвертому выходу блока прнемопередатчиков и выходу управления выдачей млада,его разряда результата регистра микроолераций, первый и второй входы и выход сумматора по модулю два соединены соответственно со входом знака группы логических условий устройства, выходом триггера знака и выходом знака устройства, второй вход и выход первого элемента И подключены соответственно к выходу разрешения записи знака регистра микроопераций и синхровходу триггера знака, информационный вход которого соединен с входом знака группы входов логических условий устройства..

Изобретение относится к вычислительной технике и может быть использовано при построении управляющих устройств для операционных устройств

ЭВИ и вычислительных систем, реали-. зованных на основе микропроцессорных секций.

Цель изобретения — повышение быстродействия устройства и сниже- 10 ние объема блока памяти микрокоманд путем обеспечения непосредственного обмена информацией между внешними входами-выходами микр опроцес соров .

На фиг. 1 приведена функциоиаль- 15 ная схема устройства управления микропроцессором", на фиг. 2 — то же, блока приемопередатчиков, на фиг. 3 — пример схемы соединения устройства управления и микропроцес- 20 сора, содержащего ь микропроцессорных секций типа 180АВС1; иа

Фиг. 4 — функциональная схема микропроцессорной секции типа 1804ВС1на фиг. 5 и б — схемы алгоритмов 25 выполнения операций сдвига числа влево и деления соответственно.

Устройство управления микропроцессором (фиг. 1) содержит блок памяти микрокоманд, регистр 2 адреса, 30 регистр 3 микроопераций, блок 4 приемопередатчиков, мультиплексор 5 логических условий, мультиплексор

6 старшего разряда числа, коммутатор

7, генератор 8 тактовых импульсов, триггер 9 пуска, триггер 10 знака, сумматор 11 по модулю два, первый и второй элементы И 12 и 13, элемент

И-НЕ 14, группы входов 15 к 16 логических условий и кода операции, вход 17 пуска устройства, группу выходов 18 микроопераций, первый четвертый входы-выходы 19-22 устройства, группу 23 выходов адреса блока

1 и выходы 24 и 25 кода логических условий и микроопераций блока 1, выход 26 управления обменом, первый и второй адресные выходы 27 и 28, выход 29 конца работы, выход 30 конца команды, выход 31 разрешения записи знака, выход 32 управления выдачей младшего разряда результата группы выходов 18 регистра 3 микроопераций, первый, третий и четвертый информационные входы 33, 34 и 35 блока 4, информационный вход 36 мультиплексора 5 логичесхих условий, второй и четвертый информационные входы 37 и 38 мультиплексора 6 старmего разряда числа, первый и второй выходы 39.1 и 39.2 генератора 8 тактовых импульсов, входы 40 и 4 1 знака переполнения группы входов 15 логических условий устройства.

Блок 4 приемопередатчиков (фиг. 2) содержит первый, второй, третий и четвертый магистральные элементы

42-45 и элемент НЕ 46..

1156072

Схема на фиг. 3 содержит устройство 47 управления микропроцессором секции 48.1 -48.й микропроцессора, вход 49 адресации регистров секций, вход-выход 50 данных. 5

Каждая секция 48 (фиг. 4) содержит арифметико-логический блок 51, блок 52 дешифраторов микроопераций, блок 53 регистров общего назначения, вспомогательный регистр 54, комму- 10 татор 55, первый и второй мультиплексоры 56 и 57, блок 58 магистральных элементов, входы-выходы 59 и 60 младшего и старшего разрядов вспомо.гательного регистра 54. Кроме того, 15 секция 48.1 имеет выход 63 логических условий (знака и т.п.).

Рассмотрим функционирование устройства на примере взаимодействия его с микропроцессором, выполненным 20 на секциях типа 1804ВС1. В качестве примера рассмотрим выполнение опера" ций сдвига и деления, что поясняет сущность изобретения.

В исходном состоянии все элементы памяти устройства находятся в нулевом состоянии, на выходе 30 регистра 3 присутствует единичный сигнал, разрешающий запись в регистр

2 кода операции с входа 16 устройст30 ва. По сигналу пуска с входа 17 (фиг. 1) триггер 9 включает генератор 8. По первому тактовому импульсу в регистр 2 с входа 16 через коммутатор 7 записывается код реали- З5 зуемой операции, который определяет адрес первой микрокоманды соответствующей микропрограммы. С выходов

23, 24.и 25 блока 1 считывается адрес следующей микрокоманды, код

40 проверяемых, логических условий и микрооперации управления соответственно. По второму тактовому импульсу с выхода 39.2 генератора 8 код микроопераций записывается в регистр 3 и выдается на управляемые узлы с выходов 18 и 26-32. При этом сигнал на выходе 29 появляется только в конце работы устройства, на выходе 30 выдается нулевой сигнал во всех микрокомандах микропрограммы, кроме поспедней, определяющей переход к выполнению очередной операции, код которой поступает с входа 16. Далее работа устройства по формированию очередной мнкрокоманды аналогична работе известного устройства.

|

Рассмотрим управление выполнением операции сдвига чисел влево. Сдвигаемое число хранится в одноименных регистрах блока 53 секций 48.1-48.A. микропроцессора. Знак числа, подлежащего сдвигу, с выхода 63 секции

48.1 поступает на входы 15 и 40 устройства по микрооперации с выхода 31 регистра 3 и записывается по второму тактовому импульсу в триггер 10. Запоминание истинного знака числа необходимо для прифор— мирования его к результату сдвига по окончании выполнения операции.

После этorо выполняется микрокоманда, по которой осуществляется сдвиг числа на один разряд влево с за-. писью "нуля" на место младшего разряда результата. Значение сигнала на входе 40 после выполнения первого этапа операции сдвига определяется старшей значащей цифрой мантиссы числа. При сдвиге влево необходимо в мчадший разряд результата (сдвигаемого числа) записывать

11 II нуль . Поэтому элемент 13 поддерживается в нулевом состоянии, что обеспечивает передачу нулевого сигнала с выхода 34 через элемент 44, вход-выход 2 на вход 59 секции

48.п микропроцессора. На выходе

26 сигнал отсутствует, поэтому элемент 44 открыт при выполнении описанных действий. На втором этапе выполнения сдвига, который повторяется N раз (N — число разрядов, на которое происходит сдвиг), считывается тот же код операции, что и на предыдущем этапе (с выхода р.егистра 3). При этом при каждом повторе данного этапа выполняется сдвиг числа на один разряд влево с записью нуля в младший разряд результата аналогично тому, как это быпо описано. Сумматор 11 по модулю два осущес твля ет срав кение истинного знака числа, который хранится в триггере 10, и знака промежуточного результата сдвига, определяемого старшим разрядом очередного значения мантиссы числа с выхода 63 секции 48.1 микропроцессора, которое поступает на вход 40 устройства. В данном случ 1е сигнал, вырабатываемый на выходе сумматора

11 и поступающий на выход устройства, сигнализирует о переполнении разрядной сетки.

5 1156072

Счет числа повторений второго этапа операции сдвига осуществляется центральным блоком управления вычислительной системы, который после выполнения N повторений второго этапа сдвига выдает соответствующий сигнал логического условия на вход 41 разряда группы выходов 15 устройства. Это условие предопределяет переход микропрограммы, выполняемой устройством, к третьему этапу сдвига.

На третьем этапе по соответствующей микрокоманде осуществляется сдвиг числа вправо на один разряд.

Это необходимо для приформирования истинного знака числа, который бып запомнен на первом этапе. При выполнении указанной микрокоманды в знаковый разряд результата выполнения операции сдвига записывается содержимое триггера 10. Для этого по соответствующим микрооперациям с выходов 27 и 28 мультиплексор 6 настраивается на передачу на выход

35 сигнала с выхода триггера 10.

Микрооперация с выхода 26 открывает элемент 45, с выхода которого через выход 22 сигнал поступает на вход

60 секции 48.1 микропроцессора и далее в старший разряд числа, хранящегося в заданном регистре блока 53 соответствующей секции 48.1-48. и.

В результате выполнения описанных действий получается истинный результат сдвига числа на заданное число разрядов.

Прн выполнении операции умножения микропрограмма состоит иэ последовательного повторения суммирования частичного произведения и множимого и сдвига результата на один разряд вправо. При этом знак множимого, хранящийся в триггере 10, записывается в знаковый разряд результата аналогично описанному.

При выполнении операции деления реализуется пять условных этапов.

На первом этапе по соответствующей микрокоманде происходит сложение по модулю два делимого и делителя для получения знака результата, равного сумме по модулю два знаков делимого и делителя. На втором этапе деления по соответствующей микропрограмме осуществляется передача делителя на выход блока 51 для запоминания знака делителя в триггере 10 аналогично тому, как было описано. Знак поступает в триггер 1д по цепи выход 63 секции

48,1, вход 15, вход 50 и записываS ется по сигналу микрооперации с выхода 31.

13

26

ЗО

33

SO

На третьем этапе деления получается очередная цифра частного, которая записывается в младший разряд регистра 54 секций.48.1-48.h co сдвигом влево на один разряд. Причем очередная цифра частного равна

"единице", если равны знак делителя, хранящийся в триггере 10, и знак ре-. зультата, поступающий с выхода 63 секции 48.! на вход 40 устройства.

Равенство знаков проверяется с помощью сумматора 11 и в данном случае сигнал на выходе сумматора.11 не воспринимается как переполнение разрядной сетки. При этом сигнал на входе 41 присутствует, поскольку на этот вход подается логическое условие от центрального блока управления вычислительной системы, равное инверсному значению переполнения счетчика циклов повторений третьего этапа деления. Этот счетчик находится в центральном блоке управления системы и его настройка на дополнение числа (И-1) повторений (И-разрядность делителя) третьего этапа деления до максимальной емкости счетчика осуществляется программным путем. Сигнал с выхода

33 элемента 14 через элемент 42, открытый выходным сигналом элемента

46, через выход 19 поступает на вход 6 1 секции 48.п микропроцессора.

При последующих повторениях операций третьего этапа вычислительный процесс может идти по двум .ветвям в зависимости от значения младшего разряда регистра 54, поступающего с выхода 61 секции 48.п на вход

15 и далее на мультиплексор 5.. В случае единичного значения этого условия выполняется операция сложения со сдвигом на один разряд влево без подачи сигнала микрооперации входного переноса с выхода 18 в микропроцессор . Если это условие равно нулю", то выполняется .микрокоманда, по которой происходит вычитание со сдвигом на один разряд.

На четвертом этапе истинный знак результата, записанный в один из

1156072

Фиг. / регистров блока 53 при выполнении первого этапа микропрограммы деления, переписывается в триггер 10.

На .пятом этапе выполнения деления считывается микрокоманда, осуществляющая пересылку результата из регистра 54 секций 48.1-48.п в соответствующие регистры блоков 53 этих же секций, причем сигнал знака, передаваемого из регистра 54 частного через выход 63, вход 15 и вход

40, поступает на вход сумматора 11 и при неравенстве данного сигнала и сигнала истинного знака, хранящегося в триггере 10, с выхода сумматора 11 на выход устройства выдается сигнал, который в данном случае воспринимается как переполнение

S разрядной сетки. На этом выполнение операции деления завершается.

Таким образом, предлагаемое устройство позволяет осуществить непосредственное формирование сигналов состояний входов-выходов чисел микропроцессора и тем самым уменьшить объем микропрограмм управления данными операциями, а также увеличить его быстродействие.

1156072

1156072

1156072

ВНИИПИ Заказ 3147/46 Тираж 710 llonnHCHoe филиал ППП "Патент", r Óæãîðîä; ул.Проектная, 4