Устройство для сопряжения периферийных устройств с процессором и оперативной памятью
1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПЕРИФЕРИЙНЫХ УСТРОЙСТВ С ПРОЦЕССОРС И ОПЕРАТИВНОЙ ПАМЯТЬЮ, содержащее блок связи с центральньм процессором, блок связи с оперативной памятью, блок управления, блок фиксации состояния, группу блоков управления периферийньми, устройстеами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральньв 1 процессором соединена с первой группой управляющих входов-выходов блока управления , вторай группа управляющих входов-выходов которого соединена с группой управляющих входов-выходов блока связи с оперативной шмятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока фиксации состояния канала, первая группа управлягацих входов-выходов которого соединена с второй группой управляющих входов-выходов блока связи с центральньм процессором, третья группа управляющих входов-выходов блока управления соединена с второЛ группой управлякхщх входоввыходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными Устройствами группы, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов-выходов которого соединена с группой одноименных входов-выходов блока памяти, о тличающееся тем, что, с целью увеличения быстродействия, (Л , в него введены блок позиционной памяти, регистр адреса позиционной памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, третья и четвертая группы элементов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешифг СП ратор, постоянный запоминаюп ий блок, 3d шинный коммутатор,.триггер требоваО ния прерывания, причем, выход триггеро ра требования прерьтаания связан с входом требования прерьшания блока связи с центральным процессоре,а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управления, первый выход которого связан с первы-I ми входами элементов И первой груп .пы, вторые входы которых соединены с Соответствующими входами элементов НЕ группы и с группой информационных выходов второго выходного г регистра, группа информационных вхо
СОЮЗ С(:6ЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (19) (! 1) а(м} G 06 F 13/14
ГОСУДАРСТМННЫЙ НОМИТЕТ СССР
ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3590873/24-24 (22) 11.05.83 (46) 15.05.85. Бюл. У 18 (72) Е.Ф. Дещиц (53) 681.325:(088.8) (56) 1. Катцан Г. Вычислительные машины системы 370. И., "Ийр", 19?4, 2, Авторское свидетельство СССР
Р 789988, кл. С 06 F 3/04, G 06 F 13/06, 1980 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПЕРИФЕРИЙНЫХ УСТРОЙСТВ С ПРОЦЕССОРОИ И ОПЕРАТИВНОЙ ПАИЯТЫО, содержащее блок связи с центральным процессором, блок связи с оперативной памятью, блок управления, блок фиксации состояния, группу блоков управления периферийными; устройствами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральным процессором соединена с первой группой управлеацих входов-.выходов блока управления, вторая группа управляющих
sxogos-выходов которого соединена с группой управляющих входов-выходов блока связи с оперативной памятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока фиксации состояния канала, первая группа уп. равляющих входов-выходов которого соединена с второй группой управляющих входов-выходов блока связи с центральным процессором, третья группа управляющих входов-выходов
:. блока управления соединена с второй группой управляющих входоввыходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными устройствами группы, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов"выходов которого соединена с группой одноименных входов-выходов блока памяти, о тл и ч а ю щ е е с я тем, что, с целью увеличения быстродействия,, в него введены блок позиционной памяти, регистр адреса позиционной . памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, .третья и четвертая группы злеменгов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешиф-. ратор, постоянный запоминающий блок, шинный коммутатор,,триггер требования прерывания, причем выход триггера требования прерывания связан с входом требования прерывания блока связи с центральным процессором,а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управлений, первый выход которого связан с первыми входами элементов И первой груп,пы, вторые входы которых соединены с .соответствующими входами элементов НЕ группы и с группой информа ционных выходов второго выходного
:-регистра, группа информационных вхо3156084 дов которого соединена с соответствую щими выходами элементов И третьей и четвертой групп, первые входы которых соединены с соответствующими выходами дешифратора, а вторые входы - с вторим и третьим выходами блока управления соответая;веяно, четвертый выход которого соединен с первыми входами элементов И второй группы, вторые входы которых соединены с соответствующими выходами элементов НЕ группы, выходи элементов И первой и второй групп соединены с первыми и вторыми входами элементов ИЛИ группы соответственно, выходы которых соединены с соответствующими входами блока приоритетов, фиксирующий выход которого соединен с входоМ блока управления, четвертая группа выходов которого соединена с адр сным входом регистра адреса позиционной памяти, группа информационных входов которого, а также группа информационных входов первого выходного регистра соединены с соответствующими выходами шифратора кода, группа входов которого соединена с кодовьии выходами блока приоритета, группа выходов регистра адреса позиционной памяти соединена с группой адресных входов блока позиционной памятн,информационные входы-выходы которого соединены с информационными выхода ми-входами второго выходного регистра, группа входов дешифратора соединена с группой выходов первого выходного регистра, вторая группа входов-выходов которого соединена с первой группой информационных
Выходов-входов шинного коммутатора, группа выходов которого соединена с адресным входом постоянного запоминающего блока, вход чтения кото рого соединен с пятой группой выходов блока управления, четвертая группа входов-выходов которого соединена с грунпой информационных и управляющих выходов-входов шинного коммутатора, вторая группа информационных входов-выходов которого соединена с группой информационных выходов-входов блока фиксации состояния канала, третья группа информационных входов-выходов шинного коммутатора соединена с группой информационных выходов-входов блоков управления периферийными устройствами, группа выходов постоянного запоминающего блока соединена с rpyfrпой адресных входов блока памяти, причем блок управления содержит генератор синхроимпульсов, синхронизатор, узел микропрограммного управления, узел памяти микропрограмм, управляющий регистр, двухвходовую. память, арифметико-логическое устройство, при этом первый выход генератора синхроимпульсов, первая
rpynna адресных входов-выходов двухвходовой памяти и первая группа выходов управляющего регистра образуют первую группу входов-выходов блока управления, второй выход генератора синхроимпульсов и первая группа информационных входов-выходов двухвходовой памяти образуют вторую группу входов-выходов блока „ управления, вторая группа выходов управляющего регистра, первая группа информационных входов-выходов арифметико-логического устройства и вход запроса узла микропрограммного управления образуют третью группу Входов-выходов блока управления, третий выход генератора синхроимпульсов, четвертая группа выходов управляющего регистра и первая группа информационных выходов арифметико-логического устройства образуют первую группу выходов блока управления, пятая группа выходов управляющего регистра образу-. ет вторую группу выходов блока управления, шестая группа выходов управляющего регистра образует третью группу выходов блока управ- . ления, третья группа выходов управляющего регистра и первая группа выходов узла памяти микропрограмм соединены с адресным входом арифметико-логического устройства и образуют четвертую группу выходов блока управления, седьмая группа выходов управляющего регистра образует пятую группу выходов блока управления, первый, второй, третий и четвертый выходы управляющего регистра являются соответственно первым вторым, третьим и четвертым выходами блока управления, вторые группы информационных входов-выходов двух. входовой памяти и арифметико-логического устройства, восьмая группа выходов управляющего регистра и группа управляющих входов узла микропрограммного управления образуют четвертую группу входов-выходов бло11 ка управления, вход опроса узла микропрограммного управления образует вход блока управления, при этом н блоке управления первый выход генератора синхроимпульсов соединен с входом синхронизатора, группа выходов которого соединена с соответствующими тактирующими входами управляющего регистра, узла памяти микропрограмм, узла микропрограммного управления и арифметико-логического устройства, вторая группа информационных выходов которого соединена с второй группой адресных входов двухвходовой камятй, группа входов реящиа работы которой соединена с
5б084 девятой группой выходов управляющего регистра, десятая группа выходов которого соединена с входом режима работы арифметико-логического устройства, группа управляющих выходов которого соединена с входом признака операции узла микропрограммного управления, группа информационныхвходов-выходов которого соединена с одноименными входами-выходами узла памяти микропрограмм, вторая группа выходов которого сеединена с информационным входом управляющего регистра, одиннадцатая группа выходов которого соединена со входом режима работы синхронизатора.
Изобретение относится к-вычисли- тельной технике и может быть использовано в вычислительных системах, Известно устройство для управления обменом между оперативной 5 памятью и периферийными устройствами, содержащее блок управления каналами, блок связи с оперативной памятью, блок микропрограммного управления, управляющую память микрограмм, каналы, в состав которых входит буфер прерывания, блок управления канала, входной и выходной регистры информации, память подканалов 1), 15
Недостатком этого устройства является наличие. достаточно большой по объему памяти кодканалов (по количеству периферийных устройств, число которых в канале может достн- 20 гать 256) .
Наиболее близким к предлагаемому является устройство, содержащее блок управления общего канала, общий канал, блок связи с оператив- 25 ной памятью, блок связи с центральньм процессором, каналы, периферийные устройства, блок динамического распределения подканалов, который содержит блок памяти с выходным 30 регистром блока памяти (2 3.
Недостатком данного устройства является нахождение подканала путем сканирования таблицы ключей, что требует достаточно большого вре.мени. При этом отсутствует конвейерная. обработка инструкций ввода-вывода, заключающаяся в том, что подготовка следующей инструкции ввода-вывода для данного периферийного устройства (или группы периферийных устройств, объединенных одним управляющим. устройством) производится во время выполнения текущей инструкции ввода-вывода для того же периферийного устройства кри условии, что вычислительная система работает в мультипрограммном режиме, а периферийное устройство закреплено для выполнения операций ввода-вывода одновременно для нескольких программ. Подготовка инструкции ввода-вывода состоит из следующих операций: выборка самой инструкции, выборка адресного слова канала и командного слова канала, их обработка, формирование управляющего слова канала, выборка информации из оперативной памяти. в режиме вывода на периферийное устройство, достаточной для того, чтобы начать вывод.
Инструкция, которая подготовлена описанным способом, выполняется по получении указателя "Устройство кончило". Окончание инструкции вво" да-вывода, которая осталась невыполненной - выдача запроса на лре56084 4
Поставленная цель достигается тем, что в устройство для сопряже" ния периферийных устройств с процессором и оперативной памятью, содержащем блок связи с центральным процессором,блок связи с оперативной памятью, блок управления, блок фиксации состояния канала„группу блоков уп. равления периферийными устройствами, первый выходной регистр, блок памяти, причем первая группа входов-выходов блока связи с центральным процессором соединена с первой группой управляющих входов-выходов блока управ-. ления, вторая группа управляющих входов-выходов которого соединена с группой управляющих входов-выходов блока связи с оператинной памятью, группа информационных входов-выходов которого соединена с первой группой информационных входов-выходов блока
Фиксации состояния канала, первая группа управляющих входов-выходов которого соединена с.второй группой управляющих входов-выходов блока связи с центральным процессором, третья группа управляющих входов-выходов блока управления соединена с второй группой управляющих входов-выходов блока фиксации состояния канала, третья группа управляющих входов-выходов которого связана с соответствующими задающими входами-выходами блоков управления периферийными
3 11 рывание в центральный процессор и пересылка в него слова состоя» ния канала, должно выполняться независимо от выполнения новой инструкции ввода-вывода.
Конвейерная обработка инструкций ввода-вывода позволяет эффективнее испольэовать периферийные устройства самого устройства и получить увеличение быстродействия вычислительной системы, работающей в мультипрограммном реяп|ме.
Конвейерная обработка инструкций ввода-вывода позволяет. увеличить быстродействие вычислительной системы при выполнении инструкций, ввода-вывода, в управляющих словах канала которой .содержатся флажки цепочек данных и цепочек команд, для любых периферийных устройств.
Цель изобретения — увеличение быстродействия за счет использования конвейерной обработки инструкций ввода-вывода.
f0
f5
35 устройствами группъt, группа адресных входов которых соединена с первой группой выходов блока управления, вторая группа выходов которого соединена с группой входов записи первого выходного регистра, первая группа информационных входов-выходов которого соединена с группой одноименны входов-выходов блока памяти, в него введены блок позиционной памяти, регистр адреса позиционной памяти, второй выходной регистр, группа элементов НЕ, первая, вторая, третья и четвертая группы элементов И, группа элементов ИЛИ, блок приоритетов, шифратор кода, дешифратор, постоянный sanoминающий блок, шинный коммутатор, триггер требования прерывания, причем выход триггера требования прерывания связан с входом требования прерьйания блока связи с центральным процессором, а установочные входы триггера требования прерывания связаны с третьей группой выходов блока управления, первый выход. которого связан с первыми входами эле- ментов И первой группы, вторые входы которых соединены с соответствующими входами элементов НЕ группы и с группой информационных выходов второго выходного регистра, группа информационных входов которого соединена с соответствующими выходами элементов И третьей и четвертой групп, первые входы ко" торых соединены с соответствующими выходами дешифратора, а вторые входы — с вторым и третьим выходами блока управления соответственно, четвертый выход которого соединен с первыми входами элементов И второй группы, вторые входы котоI рых соединены с соответствующими выходами элементов НЕ группы, выходы элементов И первой и второй групп соединены с первыми и вторыми входами элементов ИЛИ группы соответственно, выходы которых соединены с соответствующими входами блока приоритетов, фиксирующий выход которого соединен с входом блока управления, четвертая группа выходов которого соединена с адресным входом регистра адреса позиционной памяти, группа информационных входов которого, а также группа инФормационных входов первого дов блока управления, шестая группа выходов управляющего регистра образует третью группу выходов блока управления, третья группа выходов па выходов узла памяти.микропрограмм соединены с адресным входом арифметико-логического устройства и образуют четвертую группу выходов выходов управляющего регистра обра зует пятую группу выходов блока управления, первый, второй, третий . и четвертый выходы управляющего регистра являются соответственно первым, вторым, третьим и четвертым выходами блока управления, вторые группы информационных входов-выходов двухвходовой памяти и арифметико-логического устройства, восьмая группа выходов управляющего регистра и группа управляющих входов узла микропрограммного управления образуют четвертую группу входов-выходов блока управления, вход опроса узла микропрограммного управления образует вход блока управления, при этом в блоке управления первый выход генератора синхроимпульсов соединен с входом синхронизатора, группа выходов которого соединена с соответствующими тактирующими входами управляющего регистра, узла памяти микропрограмм, узла микропрограммного управления и арифметико-логи ческого устройства, вторая группа информационных выходов которого соединена с второй группой адресных входов двухвходовой памяти, группа входов режима работы которой соединена с девятой группой выходов управляющего регистра., десятая группа выходов которого соединена с входом режима работы арифметикологического устройства, группа yn"" равляющих выходов которого соединена с входом признака операции узла микропрограммного управления, группа инФормационных входов-выхо5 1156084
sbn îäíîã0 регистра соединены с со" ответствующими выходами шифратора кода, гр ппа входов которого соединена с кодовыми выходами блока приоритета, группа выходов регистра 5 адреса позиционной памяти соединена с группой адресных входов блока позиционной памяти, информационные входы-выходы которого соединены с информационными выходами-вхоДами 10 второго вьщодного регистра, группа входов дешифратора соединена с группой выходов первого выходного регистра, вторая группа входов-выходов которого соединена с первой группой информационных выходов-входов шинного коммутатора, группа выходов которого соединена с адресньм входом постоянного эапоминающего блока, вход чтения которого сое- 20 динен с пятой группой выходов блока управления, четвертая группа входов-выходов которого соединена с группой информационных и управляющих выходов-входов шинного коммутатора, 25 вторая группа информационных входов-выходов которого соединена с группой информационных выходов-входов блока фиксации состояния канала, третья группа информационных входов0 выходов шинного коммутатора соединена с группой информационных выходоввходов блоков управления периферийными устройствами группы, группа выходов постоянного запоминающего блока соединена с группой адресных входов блока памяти, причем блок управления содержит генератор синхроимпульсов, синхронизатор, узел микропрограммного управления,узел
40 памяти микропрограмм, управляющий регистр, двухвходовую память, арифметико-логическое устройство, при этом первый выход генератора синхроимпульсов, первая группа адрес45 ных входов-выходов двухвходовой памяти и первая группа выходов управляющего регистра образуют первую группу входов-выходов блока управления, второй выход генератора
Ж синхроимпульсов и первая группа информационных входов-выходов двухвходовой памяти образуют вторую группу -входов-выходов блока управления, вторал группа выходов управляющего регистра, первая группа информациоц»
Я . ных входов-выходов арифметико-логического устройства и вход запроса узла микропрограммного управления образуют третью группу входов-выходов блока управления, третий выход генератора синхроимпульсов,четвертая группа выходов управляющего регистра и первая группа информационных выходов арифметико-логического устройства образуют первую группу выходов блока управления, пятая группа выходов управляющего регистра образует вторую группу выхоуправляющего регистра и первая групблока управления, седьмая группа
Устройство для сопряжения пери-. ферийных устройств с процессором н оперативной памятью (фиг.1) содержит блок 1 связи с центральным процессором, блок 2 связи с оперативно11 памятью, блок 3 управления, блок 4 фиксации состояния, группу 5 блоков управления периферийными устройствами, периферийные устройства 6, блок 7 памяти, первый выходной регистр 8, триггер 9 требования прерываний, постоянный запоминающий блок 10, дешифратор 11, третью группу элементов И 12 для записи единицы, четвертую группу лементов И 13 для записи нуля, вто45
7 115608 дов которого сбединена с одноименными входами-выходами узла памяти микропрограмм, вторая группа выходов которого соединена с информационным входом управляющего ре- 5 гистра, одиннадцатая группа выходов которого соединена с входом режима работы синхронизатора.
На фиг.1 приведена блок-схема предлагаемого устройства, на фиг.2 — 10 схема блока связи с центральным процессором, на фиг.3 — схема блока связи с оперативной памятью; на фиг.4 - схема блока управления; на фиг.5 — схема блока фиксации 15 состояния; на фиг.6 » схема сблска управления периферийным устройством, на фиг.7 — схема шинного коммутатора; на фиг.8 - .схема блока приоритетов; на фиг.9 — схема шиф- 2о ра,тора; на фиг.. 10 -. схе. а коммутирующего элемента, на фиг.11 схема узла микропрограммного управления; на фнг. 12 и 13 — временная диаграмма работы блока связи с центральным процессором; на фиг. 14 — временная диаграмма блока связи с.оперативной памятью; на фиг. 15 — временная диаграмма блока управления; на фиг. 16 — временная диаграмма блока управления периферийными устройствами, на фиг. 17 — временная диаграмма блок-мультиплексного канала, на фиг. 18 — схема трехвходовой памя35 ти, на фиг, 19 — схема демультиплек-. ссра; на фиг. 20-29 — алгоритмы работы узла микропрограммного управления блока управления и узла микропрограймногс управления блоков уп,равления периферийными устройствами °
4 8 рой выходной регистр 14, группу элементов НЕ 15, позиционную память 16, регистр 17 адреса позиционной памяти, шинный коммутатор
18, вторую группу элементов И 19 для передачи инверсного кода, первую группу элементов И 20 для передачи прямого кода, группу элементов ИЛИ 21, блок 22 приоритетов, шифратор 23 кода.
На фиг.1 обозначены двусторонняя связь 24, соединяющая центральный процессор с блоком связи с центральным процессором и двусторонняя связь 25, соединяющая оперативную память с блоком связи с оперативной памятью.
Блок 1 связи с центральным процессором (фиг.2) содержит элемент И
26, триггер 27 запроса прерывания, элемент И 28, группу элементов И
29 и 30, элемент И 31 регистр 32, триггер 33, элемент И 34, триггер 35.
Блок 2 связи с оперативной памятью (фиг.3) содержит элементы И 36 и 37, элемент ИЛИ 38, двоичный счетчик 39, дешифратор 40, элемент ИЛИ 41, элементы И 42 и 43, элемент ИЛИ 44, элементы И 45, 46 и 47, элем нт ИЛИ 48, блок коммутирующих элементов 49, элемент И 50, блок элементов И 51, триггер со счетньи входом 52, регистр 53 признаков, реверсивный счетчик 54, элемент И 55 и 56, блок элементов И 57, элементы И 58 и 59, блок элементов И
60 и 61, блок элементов ИЛИ 62.
Блок 3 управления (фиг.4) содержит двухвходовую память 63, управляющий регистр 64, генератор 65 синхроимпульсов, синхронизатор 66, узел 67 памяти микропрограмм, узел
68 микропрограммного управления, арифметико-логическое устройство 69.
Блок 4 фиксации состояния (фиг.5) содержит демультиплексоры
70, 71, 72 и 73, элемент ИЛИ 74, регистры 75 и 76, блок 77 приоритетов,блок элементов И 78,элемент KtH
79, блок элементов И 80, блок 81 приоритетов, элемент И 82, регистр
83, блок элементов И 84, шифратор
85, регистры 86 и 87, мультиплексор
88, шифратор 89, демультиплексоры
90, 91 и 92, мультиплексор 93, блок
94 памяти подканалов.
Блок управления периферийным устройством (фиг.6) содержит трехвхо9 ll560S4 10 довую память 95, регистр 96 управления канала, регистр 97 управления абонента, регистр 98 информации, постоянное запоминающее устройство
99 микропрограмм, узел 100 микропрограммного управления канала, арифметико-логическое устройство 101 канала, синхронизатор 102 канала, управляющий регистр 103 канала.
Шинный коммутатор 18 (фиг.7) содержит пять блоков коммутирующих элементов 104-108. Каядый элемент может коммутировать информацию по
16 двунаправленным шинам.
Блок 22 приоритетов (фиг.8) 15 содержит элементы И-НЕ с прямыми и инверсными входами 109-116, элементы ИЛИ-НЕ 117 и 118, элементы И-НЕ с прямым и инверсными входами 119-125, элементы ИЛИ-НЕ 126 и 127.
Шифратор 23 кода (фиг.9) содержит четыре восьмивходовых элемента ИЛИ 128-131.
Коммутирующий элемент 49, tÎ4-108 (фиг.10) содержит два эле мента И 132 и 133 и элемент НЕ 134.
Узел 68 микропрограммного управления (фиг.11) содержит регистр
135 команд, дешифратор 136, элемент И 137, счетчик 138 текущего адреса, узел элементов И 139, регистр 140 следующего адреса, элементы И 141 и 142, первый мультиплексор 143, узел элементов И 144, второй мультиплексор 145, узел элементов И 146, третий мультиплексор
147, элемент И 148, регистр 149 состояний, узел элементов И 150, демультиплексор 151, блок элементов И 152 и 153. ного процессора на первый вход-выход двухвходовой ламяти 63 блока 3 управления, а узел элементов И 30— адрес. Элемент И 31 вырабатывает сигнал Конец операции", который поступает в центральный процессор и на блок 4 фиксации состояния.
Регистр 32 и элемент И 34 служат для выдачи центральному процессору
10 признака результата. Элемент И 26, 55
Устройство для сопряжения периферийных устройств с процессором и оперативной памятью (фиг.1) предназначено для организации обмена информацией между оперативной памятью и периферийными устройствами под управлением центрального процессора.
Блок 1 связи с. центральным процессором (фиг.2) предназначен для органиэации обмена управляющей информацией между центральным процессором и блоком З.управления,. порядок которого определяет блок 4 фиксации состояния. Триггер 35 формирует запрос на обслуживание в блок 4, увел элементов И 29 пропускает информацию с централь20
50 триггер 27 запроса прерывания, элемент И 28, триггер 33 служат для установления и обмена управляющей информацией с центральным процессором в режиме прерывания и при передаче слова состояния канала.
Блок 16 связи с оперативной памятью (фиг.3) предназначен для обмена данными между оперативной памятью и блоком 3 управления.
Приоритет обслуживания обмена задает блок 4. Элементы И 36 и 37, ИЛИ 38, двоичный счетчик 39 на два разряда, дешифратор 40. элементы ИЛИ 41, И 42 и 43,ИЛИ 44,. И 45, 46 и 50 составляют схему управле" ния блока 2 связи с оперативной памятью. Триггер со счетным входом
52, регистр 53 признаков,реверсивный счетчик 54 служат для запоминания управляющей информации. Триггер со счетным входом запоминает количество восьмибайтных слов (два или одно), которыми производится обмен. Регистр признаков запоминает признаки: передача или прием и порядок обмена — прямой или обратный. Реверсивный счетчик 54 запоминает адрес двухвходовой памяти 63, по которому будет производиться обмен данными с оперативной памятью.
Элементы И 55 и 56, блок элементов И 57, элементы И 58 и 59, узел элементов И 60 служат для управления триггером со счетным входом 52, регистром 53 признаков, реверсивного счетчика 54. Блок элементов И 61, блок элементов И 51, блок элементов ИЛИ 62 служат для формирования адреса двухвходовой памяти 63.
Блок коммутирующих элементов 49 коммутирует адрес оперативной памяти на двухстороннюю связь 25 по значению "10" дешифратора 40. По значению " 11" дешифратора 40 и в зависимости оТ признака передачи или приема, поступающего с регистра
И 56084 12 приема, количество машинных слов, . обмен прямой или обратный, а также адрес возврата к прерванной микрох программе.
1t
53 признаков, блок коммутирующих элементов 49 принймает или передает данные с двухсторонней связи
25. Управление блоком коммутирующи элементов 49 производят элементы И 47 и ИЛИ 48.
Устанавливается в едйницу определенный разряд регистра 75, котоКоммутирующий элемент (фиг.10) состоит из двух элементов И 132 и 133 и элемента HE 134. Первый вход элемента И 132 соединен по схеме монтажного ИЛИ с выходом элемента И 133, а первый вход элемен- . та И t33 соединен по схеме монтажного ИЛИ с выходом элемента И 132.
Через вторые входы элементовэИ 132 и 133 подается направление коммутации шины, одно, прямое, — на вход элемента И 132, другое - с элемента НЕ 134 на вход элемента И t33.
Третьи входы элементов И 132 н 133 служат для подачи разрешающего потенциала.
Блок 3 управления (фиг.4) осуществляет обработку инструкций вводавывода, поступающих с центрального процессора через блок 1 связи с центральным процессором, .формирует команды блокам 5 управления периферийными устройствами, выполняет команды, поступающие .с блоков 5, формирует управляющее слово канала, признак результата, пересылаемый в центральный процессор, осуществляет управление передачей данных в блок 5 из оперативной памяти через блок 2 связи с оперативной памятью и из блока 5 через блок 2 связи с оперативной памятью, вырабатывает требование на прерывание центрального процессора, формирует и пересыпает слово состояния канала через блок 2 связи с оперативной памятью, формирует адреса ячеек оперативной памяти адресного слова канала, слоsa состояния канала. Осуществляет выполнение контрольных и диагностических микропрограмм. При обращении к оперативной памяти через блок 2 связи с оперативндй памятью происходит прерывание выполняемой микропрограммы блоком 3 управления .
Происходит формирование управляющего слова обмена с оперативной памятью.
Слово обмена состоит из адреса двухвходовой памяти 63» в которой записаны адрес оперативной памяти, адрес двухвхоцовой памяти 63 для пересылки информации, признаки передачи или
55 рый выставляет требование на обслуживание .к блоку 2 связи с оперативной памятью. Блок 3 управления приступает к выполнению следующего требования на обслуживание, приоритет которого задается блоком 4.
Двухвходовая память 63 служит для хранения управляющей и обменной информации.
На фиг.4 изображена двухвходовая память 63, состоящая из 8 БИС К
1800 РП6, одна половина которой управляется блоком 3 управления, адругая — блоком связи с оперативной памятью или блоком связи с центральным процессором.
Б двухвходовой памяти 63 содержится две буферные памяти по 8 байт для хранения данных и две буферные памяти по 8 байт для хранения управляющей информации на каждый канал, а также управляющие слова обмена с оперативной памятью по количеству каналов, одно управляющее слово обмена с оперативной памятью для обработки инструкции ввода-вывода,. буферная память для слова состояния канала на 16 байт, а также буферная память для приема инструкции ввода-вывода на 8 байт. Двухвходовая память 63 через двустороннюю, связь подсоединена к блоку коммутирующих элементов 49 блока 2 связи с оперативной памятью и соединена с выходом . узла элементов И 29 блока 1 связи с центральным процессором. Адрес для данного входа двухвходовой памяти поступает с узла элементов И 30 блока 1 связи с центральным процессором и с узла схем
ИЛИ 62 блока 2 связи с оперативной памятью. Другой вход-выход двухвходовой памяти 63 связан с шинным коммутатором 18 и арифметико-логическим устройством 69. Адрес для данного входа задает арифметикологическое устройство 69. Двухвходовая память играет роль регистрового файла для блока 3 управления.
Управляющий регистр 64 задает режимы работы второму входу-выходу двухвходовой памяти 63, синхронн-
156(.184
10
13 1 затору 66, арифметико-логическому устройству 69, шинному коммутатору
18, четвертой группе элементов И 13 для записи нуля, третьей группе элементов И 12 для записи единицы, первой группе элементов И 20 для передачи прямого кода, второй группе элементов И 19 для передачи инверсного кода, регистру 17 адреса позиционной памяти, первому выходному регистру 8, блоку 4, постоян- ному запоминающему блоку 10, блоку
1 связи, с центральным процессором, группе блоков 5 управления периферийными устройствами, а также триггеру 9 требования прерывания.
Управляющий регистр 64 служит для хранения кодов микрокоманды на время ее выполнения. Назначение разрядов микрокоманды: 0-3 — код микрокоманды; 4-12 — адрес следующей микрокоманды; 13-20 — поле постоянных признаков; 21-27 — поле управления узлом 68 микропрограммного управления; 28-32 — поле управления двухвходовой памятью 63, 33-36 — поле управления синхронизатором 66; 37-54 — поле управления арифметико-логическим устройством 69, 55-60 - поле управления шинньм коммутатором 18; 61-62 — поле управления триггером 9; 6365 — поле управления элементами И 12, 13, 19 и 20; 66-69 — поле управления первьм выходньм регистром 8;
70-73 — поле управления блоком 4;
74-76 — поле управления блоком связи с центральным процессором;
77-78 — поле управления постоянным. запоминающим блоком 10; 79-83 — поле управления блоками 5; 84 — поле управления узлам 67 памяти микропрограмм; 85-87 — поле управления регистром 17 адреса позиционной памяти.
В управляющем регистре 64 хранятся разряды микрокоманды с 28 по 87.
Генератор 65 синхроимпульсов задает тактовую частоту. Синхронную работу блока 3 управления обеспечивает синхронизатор 66, который выполнен на одной микросхеме К
1800ВБ2 — схеме синхронизации. В узле 67 памяти микропрограмм содержится управляющая информация блока 3 управления, Память микропрограмм соединена двусторонней связью с узлом 68 микропрограммного
40 управления ° Слово, поступающее с узла 67 памяти микропрограмм, разделено на поля: поле команд, поле следующего адреса, поле состояний °
Поле команд и следующего адреса поступает на узел 68 микропрограммного управления. Поле состояний поступает на управляющий регистр
64 и узел 68 микропрограммного управления, который и вырабатывает адрес следующего слова памяти микропрограмм.
Арифметико-логическое устройство 69 служит для переработки и хранения управляющей и адресной информации и выполнено на 6 БИС К 1800
ВТЗ вЂ” схеме управления оперативной памятью. Арифметико-логическое устройство 69 хранит и задает адреса для второго входа-выхода двухвходовой памяти 63, для второго и третьего входа-выхода трехвходовой памяти 95 каналов, принимает и выдает информацию в блок 4, связано с двунаправленной шиной информации второго входа-выхода двухвходовой памяти 63, может принимать всевозможные признаки с узла 67 памяти микропрограмм.
Трехвходовая память (фиг.18) содержит двухвходовую память 159, одна половина которой работает самостоятельно, а другая имеет возможность через блок коммутирующих элементов 155 и два блока элементов И 156 и 157 и блока элементов ИЛИ 158 осуществлять коммутацию другой половины данных, адресов и сигналов управления двухвходовой памяти 159. Элемент HF. 154 служит для выборки одного из двух направлений второй половины двухвходовой памяти 159. Коммутирующий элемент изображен на Фиг.10.
Блок 4 фиксации состояния (фиг.5) служит для установления очередности обработки запросов на обслуживание к блоку 3 управления и к блоку 2 связи с оперативной памятью. Блок 4 распределяет ответные сигналы о выполнении заданных запросов, следит эа состоянием каналов, управляет регистром индикации.
Демультиплексоры 70 и 71, элемент ИЛИ 74, регистр 75, узел 77 приоритетов, элемент ИЛИ 79, узел элементов И 80, элемент И 82, регистр 83, шифратор 85 составляют
6084 16
20
15 115 схему установления порядка обслуживания к блоку 2 связи с оперативной памятью. Демультиплексоры 72 и 73, регистр 76, узел элементов И 78, узел 81 приоритетов, узел элементов И 84, регистр 96, шифратор 89 составляют схему установления порядка обслуживания к блоку
3 управления. Мультиплексор 88 и демультинлексоры 90 и 91 служат для индикации и изменения значения регистра 87. Демультиплексор 92 служит для выдачи ответных сигналов в блоки 5, а мультиплексор 93 индицирует состояние блоков 5.
Узел 94 памяти подканалов разделен на 256 динамически распределяемых подканалов по 32 байта каждый, ширина слова 8 байт.
Демультиплексор 70 служит для установки в нулевое сост. яние разряда регистра 75, демультиплексор
72 - для установки в единичное состояние разряда регистра 76. Над какими разрядаии регистра 75 и 76 необходимо произвести действия определяет шифратор 85. Демультиплексор 71 служит для установки в единичное состояние регистра 75 ° а демультиплексор ?3 - для установки в нулевое состояние регистра 76. Над какими разрядами регистров 75 и 76 необходимо произвести действия определяет шифратор 89, а управляет работой демультиплексоров блок 3 управления.
Демультиплексоры 90 и 91 служат для записи нуля и единицы в регистр
87 иод управлением блока 3. Разряды установки или сброса определяет шифратор 89.
Демультиплексор 92 посыпает в узел 100 микропрограммного управления.канала сигнал, по которому узел 100 микропрограммного управления канала сбрасывает требование на обслуживание, посылаемое им в блок фиксации без останова выполнения основной микропрограммы канала.
Схема демультиплексора приведена на фнг.19. Схема демультиплексора содержит дешифратор 161, элемент И
160, элементы И 162-1, 162-п.
Узел 77 приоритетов и узел 81 приоритетов относятся к блоку 4.
Узлы имеют такую же структуру, как и блок приоритетов на фиг..8, и отли25
45 чаются от приведенной схемы количест вом входов и выходов.
Блок 5 управления периферийным устройством (фиг.6) служит для од- . новременного обслуживания нескольких периферийных устройств. Микропрограммы работы канала помещены в постоянном запоминающем устройстве 99 микропрограмм. Структура микрокоманд такая же, как и для блока 3 управления. Узел 100 микропрограммного управления канала аналогичен узлу 68 микропрограммного управления. Управляющий регистр 103 канала задает режимы работы для первого входа трехвходовой памяти 95, арифметикологИческого устройства 101 канала, синхронизатора 102 канала, постоянному запоминающему узлу 99 микропрограмм, а также регистру 96 управления канала, регистру 97 управления абонента и регистру 98 информации.
Управляющий регистр 103 канала служит для хранения кодов микрокоманды на время ее выполнения в канале.
Назначение разрядов микрокоманды:
0-3 — код микрокоманды; 4-11 — адрес следующей микрокоманды; 12-19 — поле постоянных признаков; 20-26 — поле управления блоком 100 микропрограммного управления каналами 27-29— поле управления трехвходовой памятью 95; 30-44 — поле управления арифметико-логическим устройством
101; 45-48 — поле управления синхронизатором 102; 49-54 - поле управления регистрами 96, 97 и 98;
55 - поле управления постоянньзк запоминающим устройством 99 микропрограмм.
В управляющем регистре 103 хранятся разряды микрокоманды с 27 по 55.
Узел памяти микропрограмм содержит микропрограммы с указанной структурой. Объем 512 слов.
Регистр 96 управления канала слу- жит для управления через задания линий идентификации и управления канала абонентом. Всякое изменение состояния регистра управления канала задается управляющим регистром 103 канала и постоянным запоминающим узлом 99 микропрограмм, причем постоянное запоминающее устройство задает новые значения, а управляющий
17, - 1156084 18 регистр 103 канала определяет ной ячейке для каждого периферийразряд, куда необходимо занести ного устройства. 1оскольку необхоновое значение. Значения разрядов- димо запоминать для устройств, регистра 96: АДР-К, УПР-К, ИНФ-К, закрепленных за несколькими програмРАБ-К, ВБР-К, БЛК-К, ДАН-К. мами, два косвенных адреса подканаСинхронизатор 102 канала o6ecne- лов, то.объем блока памяти должен чивает синхронную работу канала и был бы возрасти. Преобразование . выполнен на одном БИС К 1800 ВБ2. адресов производится в зависимости
Арифметико-логическое устройство 101 от количества устройств, закрепленканала служит для переработки и хра- lp ных за несколькими программами с. нения управляющей и адресной инфор- тем, чтобы выделить для них две сомации, выполнено на 2 БИС К 1800 седних ячейки блока памяти незавиВТ3. Ари кетико-логическое устрой- симо от того, сколько периферийных ство 101 канала связано с первым устройств подключено к одному уст. входом-выходом трехвходовой памяти 15 ройству управления.
95 и регистром 98 информации дву- Блок 7 памяти служит для обрасторонними свЯэями. Арифметико-логи- эования таблиц, входом в которые ческое устройство 101 канала задает, является адрес, состоящий из номера . адрес для первого входа-выхода канала и номера периферийного усттрехвходовой памяти 95, может прини- 2б ройства, а содержимым — косвенный мать постоянные признаки .с посгоян- адрес, в котором хранится управного запоминающего узла 99 микро- ляющая информация подканала.Объем программ, принимать для анализа блока 7 памяти зависит от количества содержимое регистра 97 управления каналов и от количества периферийабонента и выдавать результат для 25 ных устройств, которые могут быть анализа в узел 100 микропрограммно- подключены к каждому каналу. Объем го управления канала. Трехвходовая, ячейки памяти блока 7 памяти десять память 95 служит для хранения бит. управляющей и передаваемой информации. Второй и третий входы-выходы Постоннное запоминающее Устрой30 трехвходовой памяти 95 управляются ство 10 УправлЯетсЯ ПЯтой РУппой от блока 3 управления, а обмен ин- выходов блока 3 управления. При формации для второго и третьего наличии на пятой группе выходов входа-выхода происходит через шин- единичного потенциала постоянный ный коммутатор. 18. запоминающий блок 10 преобразует
Регистры управлЕния канала 96, 5 аДРес, постУпаюЩий на его вхоД тауправления абонента 97, информации ким образом, что для любого группо98 связаны с унифицированным ин- вого устройства управления, объеднтерфейсом авода-вывода Бдиной сис- нЯющего группу пеРиФеРийных Ус1 .темы электронных вьиислительных ма- Ройств, закРепленных одновременно шин. Информация на регистр 96 4О за разньии программами в системе,, управления канала подается с постоян- которая работает в мультипрограм-. ного запоминающего узла 99 микро- ином режиме, всегда формируется программ.: адрес, не зависимый от номера периБлок 5 в зависимости от управляю- Ферийного устройства. щей информации, помещенной в 45 Позиционная память 16 служит постояйный запоминающий узел микро- .для хранения информации о состояпрограмм, может быть двух типов: нии всех 256 динамически распредебайт-мультиплексный и блок-мульти- ляемых подканалов. Позиционная паплексиый, На блок 4 и блок 3 управ- мить Разделена на 4 зоны. В пеРления тип канала определяется по вой зоне, объем которой составляет месту подключения канала к узлу 81 256 бит, единицей отмечены позиционприоритетов блока 4. ные номера подканалов, которые в настоящее время заняты не отрабоПостоянный запоминающий блок 10 таиной управляющей информацией, служит для преобразования адреса >> относящейся к периферийному устройблока 7 памяти. Это преобразование ству. 3а одно обращение к позиционслузит для уменькения объема блока ной памяти вынимается 16 бит инфор-
7 памяти, который содержит по од- мации.
t0 я
30
19 11
Для. нахождения не занятого неотработанной информацией подканала все 16 бит пропускаются через блок 22 приоритетов и определяется первое нулевое значение разряда; по позиции которого формируется шифратором младшая часть (4 разряда) номера подканала, а старшая часть (4 разряда) номера подканала образуется из номера строки. На место найденной позиции строки записываетс единица. В случае, если все 16 бит первой строки первой зоны позиционной памяти 16 заняты одними единицами, то. выбирается вторая строка и т.д. Для убыстрения процесса нахождения номера подканала введена третья зона, в которой отмечены единицей занятые строки, с .тем, чтобы уменьшить количество выбираемых строк при происке. Объем ее 16 бит.
Во второй зоне, такого же объема как и первая, отмечены единичным состоянием те разряды, номера подканалов которых хранят не передан-. ное в центральный процессор слово состояния канала, Четвертая зона служит, как и третья, для быстрого отыскания подканалов, занятых словом состояния канала. Объем позиционной памяти 68 байт.
Шинный коммутатор 18 (фиг.7) задает направление передачи информа ции между вторым входом-выходом двухвходовой памяти 63 блока 3 управления вторыми и третьими входами-выходами трехвходовой памяти 95 канала и блоком 94 памяти подканалов. При передаче данных в блок 5 с блока 3 управления открыты для передачи блоки коммутирующих элементов .105, 104, 106, 108, 107. При приеме с блока 5 в блок 3 управления открыты для приема те же блоки коммутирующих элементов. В случае считывания или записи управляющей информации из блока 94 памяти подканалов одновременно по четыре байта в блок 5 и по четыре байта
s олок 3 управления открыты блоки коммутирующих элементов 107 и 108.
При переписи всей информации из блока 94 памяти подканалов в блок 3 управления открываются .блоки коммутирующих элементов 105 и 106, От дельный коммутирующий элемент изображен на фйг. 10.
Блок 22 приоритетов (фиг.8) служит для определения первого нуля!
56084 20 в разрядах второго выходного регист ра 14, начиная с младших разрядов.
Режим работы задает блок 3 управления, передавая значение второго выходного регистра 14 через первую группу элементов И 20 для передачи прямого кода или через группу элементов НЕ 15 и через вторую группу элементов И 19 для передачи инверсного кода на группу элементов ИЛИ 21, а затем на.вход блока 22 приоритетов. Первый выход блока 22 приоритетов, поступающий на первый вход блока 3 управления, определяет, имеется ли хотя бы один ноль (или единица) в разрядах второго выходного регистра 14.
Шифратор 23 кода (фиг.9) преобразует позиционный код, выделяющийся на выходе блока 22 приоритетов в двоичный код.
Узел 68 микропрограммного управления (фиг. 1.1) служит для образова25 ния следующего адреса,по которому иэ памяти микропрограмм считывается управляющее слово. Через узлы элементов И 153 и 139 инФормация с выхода узла 67 памяти микропрограмм поступает в регистр 135 команд и регистр 140 следующего адреса. Команда депжфрируется дешифратором
136. Узел микропрограммного управления может выполнять четыре команды: многовходовое ветвление, переход к следующему адресу, приращение, переход к внешней шине. Элементы И 137, 141 и 142, узел элементов И 144 служат для записи в счетчик 138 текущего адреса следующего адреса при выполнении команды
"Иноговходовое ветвление". Само изменение разрядов с регистра следующего адреса определяют мультиплексоры 143, 145 и 147, на которые подаются управляющие сигналы с памяти микропрограмм, выбирающие интересующие условия, по которым происходит ветвление. Узел элементов И
146 служит для записи в счетчик 138 текущего адреса, адреса, находящегося в регистре 140 следующего адреса.
Элемент И 148 служит для изменения адреса в счетчике 138 текущего адреса на единицу. Узлы элементов И 150 и 152 служат для занесения нового адреса и значений состояний с внешней шины в счетчик 138 текущего адре.са и в.регистр 149 состояний. Де21 11 мультиплексор 151 служит для изменения значения регистра 149 состояний. Блок-схема алгоритма работы узлов микропрограммного управления 68 и 100 приведена на фиг. 20-29.
Устройство для сопряжение периферийных устройств с процессором и оперативной памятью (фиг.1) ра. ботает следующим образом.
Инструкция ввода-вывода, определяющая вид операции, номер канала и номер периферийного устройства, поступает с двусторонней связи
24 с центрального процессона на блок 1 связи с .щентральным процессором. Стробирующий импульс этой инструкции поступает на триггер 35, устанавливая его .в единичное состояние по переднему фронту (фиг.2, 12).
Потенциал с выхода триггера 35 поступает íà yse 77 приоритетов блока 4 (фиг.5) . По концу предыдущей закончившейся операции по обработке запросов на обслуживание в блоке 2 связи с оперативной памятью срабатывает элемент ИЛИ 44 и элемент. ИЛИ 74 в блоке 4, и в случае отсутствия более приоритетных запросов на обслуживание в узле
77 приоритетов запрос с триггера 35 появляется на выходе узла 77 приоритетов. Если блок 2 связи с оперативной памятью не производил запроса на обслуживание., то срабатывают элемент И 82 и элемент ИЛИ 79.Значение выхода узла 77 приоритетов переписывается через узел элементов И 80 в регистр 83. Потенциал с регистра 83 устанавливает триггер 35 в нулевое состояние, а узел элементов И 30 формирует адрес на первый вход-выход двухвходовой памяти 63, используя значения шифратора 85, а узел элементов И 29 пересылает значение инструкции вводавывода на первый вход-выход двухвхадовой памяти 63 для записи. С приходом следующего синхроиипульса на элемент И 31 с его выхода
; вырабатывается сигнал, который поступает через двустороннюю связь . 24 в центральный процессор, а также на блок 4. Центральный процессор в ответ на это снимает значение инструкции ввода-вывода с двусторонней связи 24. В блоке 4 сигнал поступает на элемент ИЛИ 74 и на
56084 22
55 демультиплексор 7?, который записывает единицу по переднему фронту в место, соответствующее приоритету обработки инструкции ввода-вывода, отведенное для нее в регистре
76. Элемент ИЛИ 74 вызывает смену состояния регистра 83 по заднему фронту сигнала. С выхода регистра
76 значение его поступает на узел
81 приоритетов. При поступлении хотя бы одного требования на обслужива ние на узел 81 приоритетов вырабатывается потенциал, который поступает на узел 68 микропрограммного управления блока 3 управления.
Окончив предыдущую операцию, блок 3 управления опрашивает потенциал, поступающий с блока:4, и самое приоритетное требование на обслуживание с узла 81 приоритетов через узел элементов И 84 запоминается в регистре 86 и поступает на вход шифратора 89.
С выхода шифратора 89 значение кода попадает на вход арифметикологического устройства 69. Блок 3 управления определяет по коду требования на обслуживание микропрограмму отработки.
Блок 3 управления (фиг.4) может работать с переменной частотой цикла Т. Генератор 65 синхроимпульсов выдает синхроимпульсы, синхронизатор может распределять этн синхро-. импульсы по четырем фазам, причем количество фаз может меняться от одной до четырех, а в каждой фазе импульс может быть одинарной и двойной длительности. На фиг. 15 показана временная диаграмма блока 3 управления. Показаны изменения содержания управляющего регистра 64, изменения адреса, подаваемого на двухвходовую память 63, запись и считывание данных, а также выдача результата арифметика-логическим устройством 69 ° формирование следующего адреса узлом 68 микропрограммного управления, а также установление управляющего слова по заданному адресу в узле 67 памяти микропрограмм. Блок 3 управления проверяет инструкцию ввода-вывода и определяет канал, на которнй данная инструкция адресована, опра-. шивает канал путем-подачи номера .канала на мультиплексор 93 и анализирует потенциал с ега выхода. Допустим принята инструкция ввода-вывода.
23 1156084 24
Если канал занят, блок 3 управления
J формирует по номеру канала и номеру периферийного устройства адрес,, ко- l .торый поступает с двухвходовой памяти 63 через шинный коммутатор 18 на второй вход постоянного .запоми-. нающего блока 10, в то время как на первый вход постоянного запоминающего блока 10 поступает управляющий сиг-. нал с блока 3 управления. Происходит 10 обращение и блоку 7 памяти, содержимое .адреса которого поступает в первый выходной регистр 8. Восемь первых разрядов ячейки блока 7 памяти служат для записи найденного номера подкачала. Единица в девятом разряде служит признаком того,что периферийное устройство закреплено за несколькими проГраммами, а ноль - только за одной,. Единица в десятом разряде служит признаком того, что уже вторая по счету программа требует обслуживания данным периферийным устройством.
В случае равенства нулю девятоFo бита на регистр 32 поступает признак результата "2", элемент Я
34 посыпает сигнап в центральный процессор, по которому. признак результата принимается центральным процессором.
Признак результата устанавлива ется с целью информирования центрального .процессора о результате проверок, .которые выполняются устройством при выполнении команд ввода-вывода. Признак результата указывает выполнило ли устройство то, что ему было указано, и если нет, то по какой причине.
Нулевой признак результата означает, что команда ввода-вывода принята, проверена на действительность, определены канал и периферийное устройство, куда она адресуется, а из оперативной памяти выбрано и проверено командное слово какала и найден свободный номер подкаиапа, который занесен.в блок 7 памяти. Признак результата "2" означает, что свободного подканала
56 или нет или его нельзя занять.
В случае равенства единице девятого бита и нулЮ десятого бита выходного регистра блока 7 памяти и неравенстве нулю первых восьми бит того же регистра блок 3 управления устанавливает единицу в
10-и разряде первого выходного ре гистра, возвращает исправленное зна« чение первого выходного регистра 8 в блок 7 памяти, формирует управляющее слово обмена. с оперативной памятью, .устанавливает в единичное состояние разряд регистра 75 посредством демультиплексора 71 и сбрасывает, требование на обслуживание в регистре 76 демультиплексором 73.
С регистра 75. требование на обслуживание поступает на узел 77 приоритетов,и на выходе шифратора
85 появляется потенциал, который, поступая на элементы И 37 и 36, открывает их, поскольк дешифратор
40 определяет нулевое значение двоичного счетчика.39. С появлением потенциала с шифратора 85 подается адрес иа первый вход-выход двухвходовой памяти 63.
Блок-схема блока 2 связи с оперативной памятью изображена на
: фиг.3, а временная диаграмма " as
С приходом следующего синхронизирующего импульса запоминается значение, считанное с двухвходовой памяти 63, на триггере со счетным входом 52, регистре 53 признаков, реверсивном счетчике 54 через элемент И 56, узлы элементов И 57 и 60 ° а по заднему фронту того же импульЗЗ са через элемент И 37, элемент ИЛИ
38 происходит сиена значения двоичного счетчика 39, в результате чего на оперативную. память поступает потенциал требования иа обслужива4о ние через двустороннюю связь 25.
Элемент И 46 при значении дешифратора 40 "01" ожидает ответного сигнала оперативной памяти. Когда этот сигнал поступает на вход элемента 46. потенциал с выхода этого элемента поступает на вход элемента И 42, и по заднему фронту очередного син-. хронизирующего импульса двоичный счетчик 39 принимает значение
"f0". По этому значению через элемент ИЛИ 48 блок коммутирующих элементов 49 коммутирует адрес оперативной памяти с первого входа-выхода двухвходовой памяти 63 на двусторон нюю связь 25. Очередной синхронизи.рующий импульс, действуя на вход элемента И 50 при значении дешифратора 40 "10" изменяет значение
25 11560 двоичного счетчика 39 на "11" через элемент ИЛИ 38.
С принятием значения "11" двоичным счетчиком 39 на первый вход-выход двухвходовой памяти 63 почтупает адрес с реверсивного счетчика 54 через блок элементов И 51 и ИЛИ 62 для приема адресного слова канала, и с приходом стробирующего сигнала с оперативной памяти происходит запись 10 адресного слова канала в двухвходовую память 63 через блок коммутирующих элементов 49. Поскольку триггер со счетньи входом 52 находится в нулевом состоянии, то с приходом стро- 1 бирующего сигнала с оперативной памяти срабатывает элемент И 43, устанавливая двоичный счетчик в первоначальное положение "00", а элемент ИЛИ 44 посыпает на элемент ИЛИ gO
74 сигнал, который вызывает смену состояния регистров 83 и 76.
На фиг. 14 изображена временная диаграмма в случае, когда необходимо переслать два машинных слова. В слу- уЬ чае возникновения ошибки при обращений к оперативной памяти срабатывает элемент И 45, двоичный счетчик сбрасывается в состояние "00" и вырабатывается сигнал на элемент ИЛИ 44.
Адресное слово канала далее проверяется блоком 3 управления, формируется управляющее слово обмена с оперативной памятью и из оперативной памяти извлекается командное Ç5 слово канала таким же способом, как и для адресного слова канала.
Командное слово канала проверяется блоком 3 управления. Затем происходит поиск свободного подканала. С 40 этой целью формируется адрес третьей зоны позиционной памяти 16 и подается в регистр 17 адреса позиционной памяти. Содержимое этого адреса поступает во второй выходной регистр 14. Под управлением блока
3 управления на входы первой группы элементов И 20 для передачи прямого кода поступает разрешающий потенциал, и через группу элементов ИЛИ 21 код с выходного регистра позиционной памяти попадает на блок 22 приоритетов, на выходе которого появляется позиционный код группы подканалов, в которых имеется хотя бы один позиционный адрес подканала, содержимое которого в настоящее время не быпо бы занято
84 26 управляющей информацией. Если такой адрес отсутствует, в процессор посьг лается признак результата "2".
С блока 22 приоритетов позиционный код попадает на шифратор 23 кода, с выхода которого .код записывается. в старшие четыре разряда регистра 17 адреса позиционной памяти (при n=8) и в старшие четыре разряда выходного регистра блока 7 памяти.
Затем происходит обращение к позиционной памяти 16 по вновь сформированному адресу. Содержимое адреса поступает во второй выходной регистр
14, затем код с выходного регистра позиционной памяти попадает через первую группу элементов И 20 для пе- . редачи прямого кода и группу элементов ИЛИ 21 на блок 22 приоритетов, затем на шифратор 23 кода, с, выхода которого переписывается в первый выходной регистр 8 в четыре младших разряда. Затем при поступлении на дешифратор 11 через третью группу элементов И 12 для записи единицы происходит запись единицы во второй выходной регистр 14, после чего его содержимое поступает в позиционную память. г
Найденный описанным способом номер подканала сформирован в первом выходном регистре 8 ° Следующим циклом блок 3 управления заносит значение первого выходного регистра
8 в блок 7 памяти по адресу, на единицу большему предыдущего, на регистр 32 поступает признак результата "0", а элемент И 34 посылает сигнал в центральный процессор, по которому им принимается признак результата. Затем блок 3 управления проверяет наличие единичного потенциала на выходе блока 22 приоритетов. Если потенциал равен единице, то в данной группе позиционных адресов еще имеется хотя бы один адрес, содержимое которого в настоящее время не занято управляющей информацией и корректировать третью зону нет необходимости. Если потенциал равен нулю, то необходимо откорректировать третью зону. Для этого блок 3 управления формирует адрес третьей зоны позиционной памяти 16. Содержимое этого адреса поступает во второй выходной регистр 14 и под управлением
27 11 блока 3 управления на вход первой группы элементов И 20 для передачи прямого кода на блок 22 приоритетов и шифратор 23 записывается код в четыре младших разряда первого выходного регистра 8, откуда он поступает на дешифратор 11 через третью Рруппу элементов И 12 для записи единицы, происходит запись единицы во второй выходной регистр
14, после чего его содержимое поступает в позиционную память 16.
В случае равенства девятого и десятого битов. выходного регистра блока 7 памяти единице, как и в нервом случае в центральный процессор посылается признак результата
"2", а поиск свободного подканала не производится.
В случае, когда канал свободен, блок 3 управления формирует по номеру канала и номеру устройства адрес и происходит, как и ранее, обращение к блоку 7 памяти-". Значение первого выходного ре:истра 8 анализируется.
В случае равенства нулю первых восьми бит происходит поиск свободного подканала и запись его в блок памяти по этому же адресу, в центральный процессор посылается признак результата "0".
В случае неравенства нулю первых восьми бит, равенстве единице девятого бита и равенстве нулю десятого бита происходит поиск свободного подканала и запись erо в блок памяти, но уже по адресу, на единицу большему первоначального. Признак результата посылаемый в центральный процессор "0".
В случае неравенства нулю первых восьми бит и равенства девятого бита нулю или равенства девятого и десятого битов единице поиск свободного подканала не производится, а в центральный процессор посылается признак результата "2".
После записи номера подканала в блок 7,памяти блок 3 управления формирует управляющее слово канала и записывает его в найденный подканал (в случае косвенной адресации управляющее слово канала дополняется первым словом косвенной адресации, а в случае передачи » еще одним машинным словом данных).
Формирование управляющего слова канала происходит таким образом, что
56084 28
55 в первых четырех битах кажцого иэ четырех слов подканала находится управляющая информация, целиком относящаяся к каналу (тип команды, номер периферийного устройства,флажки, счетчик байт в машинном слове, счетчик байт в инструкции, байт
% состояния устройства, байт состояния канала, 8 байт пересылаемых данных), а в последующих четырех байтах — управляющая информация, целиком относящаяся к общему каналу (ключ защиты, адрес командного слова канала, адрес данных, флажки, первое слово косвенной адресации, номер подканала). Перепись всей управляющей информации из любого подканала памяти подканалов 94 в заданный блок 5 и двухвходовую память 63 через шинный коммутатор
18 производится за четыре цикла блока 3 управления (но четыре байта s блок 5 и по четыре байта в двухвходовую память 63 за один цикл). Такое же время затрачивается и на обратную операцию переписи управляющей информации с блока 5 и двухвходовой памяти 63 в любой подканал памяти подканалов 94.
После того, как управляющая ин-. формация переписана в память подканалов 94, найденный номер,помещается в блок 7 памяти, а если канал свободен, то через второй вход-выход трехвходовой памяти 95 записывается команда, а блок 4 посредством цемультиплексора 92 посылает сигнал в канал, который запоминается на регистре состояний узла 100 микропрограммного управления канала. Блок
5, приняв команду, анализирует ее, производит начальную выборку периферийного устройства. Затем канал записывает по первому входу-выходу трехвходовой памяти команду и выставляет требование на обслуживание в блок 4 с регистра состояний узла
100 микропрограммного управления канала на узел 81 приоритетов.
Блок 3 управления, когда поступившее требование на обслуживание становится самым приоритетным, анализирует полученную команду и, в случае успешного окончания начальной выборки, переписывает управляю" щую информацию с подканала памяти в блок 5, двухвходовую память 63 и .формирует команду в блок 5,который начинает обмен информацией.
29 1156084
Обмен информацией между блоком
5 и оперативной памятью происходит через бл к 2 связи с оперативной памятью и блок 3 управления, приоритет обслуживания. которых определяет блок 4. При выводе информации блок 5 выставляет требования на обслуживание по 2 требования на блок по количеству 8-байтных ячеек для блокмультицлексного канала на вход узла 1О элементов И 78 блока 4, через которые эти требования поступают на соответствующие входы узла 81 приоритетов. В двухвходовой памяти 63 для каждого канала выделены две ячейки по 8 байт каждая, а в блоке 4 в регистре 87 на каждую ячейку отведен один разряд для индикации всех ячеек. Обрабатывая требование, блок 3 управления опрашивает соответствую- 20 щие разряды регистра 87 посредством мультиплексора 88 и переписывает соответствующую ячейку двухвходовой памяти 63 в трехвходовую память 85 по 2 байта за цикл блока 3 управления., При помощи .демультиплексора
90 в регистр 87 записывается ноль в разряд индикации переданной ячейки.
В блок 5 посылается сигнал, который обнаруживает узел микропрограм- 30 много управления и сбрасывает соответствующее требование на обслуживание без останова выполнения основной..программы блока 5. В случае, если все две ячейки пусты, блок 3 . 35 управления формирует управляющее слово обмена с оперативной памятью и задает требование на обслуживание в блок 77 приоритетов. Разряды регистра 75 выдают запрещающий потен- 40 циал на узел элементов И 78 так, чтобы снять требование на .обслуживание со схемы 81 приоритетов. Требование на обслуживание поступает на блок 2 связи с оперативной памятью 45 и обслуживается описанным способом, затем разряд регистра 75 сбрасывается, а через демультиплексор 91 производится запись единиц в разряды регистра 87 и на блок 81 приоритетов 50 поступает требование на обслуживание, которое обрабатывается описанным способом. Аналогичныч образом происходит и прием информации с ,блока 5 в оперативную память, толь- Ю .ко заполняются ячейки с блока 5.
На фиг.16 на временной диаграмме, отображены четыре цикла работы канала в тот момент времени, когда производятся обработка интерфейсного сигнала ИНФ-А, прием информации с
ШИН-А, ответ сигналом ИНФ-К и изменения счетчика байтов, содержимое которого хранится в трехвходовой памяти 95. Окончив передачу или прием данных, блок 5 получает и анализирует байт состояния периферийного устройства. Блок 5 анализирует. тип команды, флажки и признаки и принимает решение относительно установления запроса на прерывание центрального процессора. Если необходимо произвести прерывание центрального процессора, то блок 5 формирует команду, записав ее в трехвходовую. память 95, и посылает требование на обслуживание в блок 81 приоритетов ° Обслуживая это требование, блок
3 управления считывает сформированную команду, анализирует ее, формирует слово состояния канала, считывает из блока 7 памяти в первый вы" ходной регистр 8 номер подканала rro адресу, составленному из номера блока 5 и номера периферийного устройства, записывает слово состояния канала в блок 94 памяти подканалов.
Затем блок 3 управления формирует адрес второй зоны позиционной памяти 16 по значению четырех старших бит первого выходного регистра
8 и подает его в регистр 17 адреса позиционной памяти происходит считывание позиционной информации во второй выходной регистр 14. Четыре младших разряда с первого выходного регистра 8 поступают на дешифратор
11 и на третью группу элементов
И 12 для записи единицы, а на втором выходе блока 3 управления появляется разрешающий потенциал и в выходной регистр 14 позиционной памяти записывается единица, соответствующая позиционному коду, заданному четырьмя двоичными разрядами. Затем содержимое второго выходного регистра 14 помещается в позиционную память 16. Далее блок 3 управления формирует и подает адрес четвертой зоны позиционной памяти 16 на регистр 17 адреса позиционной памяти, и позиционная информация считывается с позиционной памяти 16 во второй выходной регистр 14. Затем второй выходной ре31 115608 гистр 14 проверяется на наличие в четвертой зоне хотя бы одного подканала, в котором было бы сформировано слово состояния канала. Лля. этого блок 3 управления открывает . вторую группу элементов И 19 для передачи инверсного кода и опрашивает первый выход блока 22 приоритетов. В случае отсутствия такого подканала блок 3 управления счнты- 10 . вает слово состояния канала в двухвходовую память 63, формирует управляющее слово обмена с оперативной памятью и устанавливает триггер 9 требования прерывания в еди- 1 ницу. В случае присутствия сикого подканала считывание слова состояния канала, формирование управляющего слова обмена с оперативной памятью и запуска триггера 9 тре- 2О бования прерывания не производится.
Затем, как и в случае коррекции третьей зоны, происходит коррекция четвертой зоны позиционной памяти 16.
Если прерывание не связано с приходом указателя "Устройство кончило", то блок 3 управления переходит к выполнению следующего требования на обслуживание, если же прерывание связано с приходом указателя "устройство кончило", то анализируется блоком 3 управления значение девято;. го и десятого битов первого выходного регистра 8. В случае равенства нулю девятого бита или в случае 35 равенства девятого бита единице, а десятого нулю устанавливаются в ноль восемь младших разрядов первого выходного регистра 8. В случае равенства единице девятого бита и ра- 40 венства единице десятого бита блок
3 управления формирует адрес, на единицу больший заданного, по которому и производится обращение к блоку ? памяти. Содержимое блока 7 пос- 45 ту ает на первый выходной регистр 8, затеи формируется прежний адрес, по которому в блок 7 памяти заносится значение первого выходного регистра
8. Через шинный коммутатор 18 эначе- 5О ние второго выходного регистра 14 поступает на арифметико-логическое устройство 69, откуда задается адрес на блок памяти подканалов, и управляющая информация поступает в заданный блок 5 и двухвходовую память 63 блока 3 управления и записывается за четыре цикла, через второй вход4 32 выход трехвходовой памяти 95 производится запись команды, а блок 4 посылает сигнал в канал, после чего блок 3 управления переходит к обслуживанию следующего требования. С единичного выхода триггера 9 требования прерывания потенциал поступает на вход элемента И 26, триггера 27 и элемента И 28 {фиг.2 и 13) .Поскольку триггеры 27 и 33 находятся в нулевом состоянии,.на выходе элемента И 26 возникает положительный потенциал, который поступает на вход узла 77 приоритетов. Обслужив поступившее требование, блок 2 связи с оперативной памятью устанавливает триггеры 27 и 33 в единицу, тем самым элемент И 26 закрывается.
Триггер 33 выдает по двусторонней связи 24 сигнал требования на прерывание в центральный процессор, а триггер 27 †. требование на обслуживание в узел 81 приоритетов.
Блок 3 управления по заданному требованию устанавливает ноль во второй зоне позиционной памяти 16, определяет освободился ли подканал, слово состояние канала которого передано в оперативную память. Если подканал освободился,то происходит установление нуля и в первой зоне позицйонной памяти 16 ° Çàòåì блок
3 управления откорректирует четвертую и, если произошел сброс единицы в первой зоне, то и третью зону позиционной памяти 16. После этой процедуры блок 3 управления проверяет наличие хотя бы одной единицы во второй зоне позиционной памяти 16.
Если такой единицы нет, то устанавливается в нуль триггер 9 требования прерывания и триггер 27. В этом случае с приходом сигнала по двусторон-ней связи 24 с центрального процессора на элемент И 28 и триггер 33. элемент И 28 выдает в центральный процессор сигнал о конце прерывания, а триггер 33 устанавливается в ноль, Если единица so второй зоне позиционной памяти 16 имеется, то блок 3 управления считывает слово состояния канала в двухвходовую память 63, формирует новое унуавляющее слово обмена с оперативкой памятью и устанавливает триггер 27 в ноль. В этом случае с приходом сигнала по двусторонней связи 24 с центрального процессора на триггер
33 1
3 на элементе И 26 появляется положительный потенциал, и весь цикл работы говторяется,.
Таким образом, в данном устройстве для периферийных устройств, закрепленных sa несколькими программами в системе, работающей в мультипрограммном режиме, образуются очереди в одну инстРукцию с заранее сформированной управляющей информацией, что позволяет увеличить быстродействие системы как за-счет выборки самой инструкции выборки адресного слова. канала и командного слова какала и формирования управляющей,информации так, .так и за счет окончания инструкции после получения указателя "Устройство конtrHJIOn
Конвейерная обработка инструкции ввода -вывода в блок-мультиплексном канале позволяет получить дополнительное увеличение быстродействия эа счет запуска новой инструкции на то же периферийное устройство, хотя в это время и имеются требования от других периферийных устройств
Эти требования будут обслужены по получении указателя "Канал кончил".
Образование очередей в одну инструкцию стало возможным благодаря введению схем динамического распределения подканалов, которые совмещены со схемами поиска подканалов, s которых содержится слово состояния канала. Путем введения зон 3 и 4 позиционной памяти 16 упрощается поиск подканалов. Время поиска — два цикла блока 3 управления. При этом отсутствуют буфера прерывания. е
В предлагаемом устройстве благодаря йримеиению постоянного запоминающего блока 10 объем блока 7 памяти не увеличился. Управляющая информация разбита на две части, а шинный коммутатор !8 позволяет производить ее перепись иэ блока S и иэ двухвходовой памяти 63 блока 3 управления в блок 94 памяти подканалов 94 и обратно по четыре байта в блок 5 и по четыре байта в двухвходовую память 63 за один цикл блока 3 управления, что увеличивает быстродействие предлагаемого устройства.
Отсутствуют адреса командного слова канала и данных разрядностью
3 .байта. Это позволило установить
156084 34
55 разрядность арифметико-логических устройств 101 каналов в 1 байт.
Трехступенчатая структура управлением устройством позволила использовать двухвходовую память 63 в качестве регистрового файла для блока
3 управления и отказаться от регистра адреса и выходного регистра в блоке
2 связи с оперативной памятью, функции которых взял на себя первый входвыход двухвходовой памяти.
Передача и прием информации блоком 3 управления осуществляется по
2 байта через шинный коммутатор 18 без прерывания работы блока 5, что позволяет каналу достичь большого быстродействия за счет экономии времени на синхронизацию передачи или приема информации.
В современных электронных вычислительных машинах оперативная память состоит иэ элементов с высокой степенью интеграции, поэтому цикл ее записи или считывания составляет около 1 мкс. Если учесть порядок доступа к оперативной памяти, то ее цикл будет еще большим.
Блок 3 управления прерывает свою работу, как только необходимо обратиться к оперативной памяти через блок 2 связи с оперативной памяти, что позволяет значительно повысить мощность блока 3 управления, так как
его цикл в среднем составляет около 100 нс.
Данное устройство позволяет обрабатывать цепочки данных и цепочки команд так, что онн проходят без потери времени для периферийного устройства. Для цепочки данных занимается новый подканал в блоке 94 памяти подканалов, формируется уп« равляющая информация и записывается в- новый подканал во время выполнения предыдущей части инструкции вводавывода, а номер подканала запоминается в подканале, в котором содержится управляющая информация, под управлением которой выполняется в настоящее время инструкция вводавывода. По мере выполнения инструкции ввода-вывода происходит освобождение подканала в памяти подканалов и запись нового подканала. Для цепочки. команд по получении указателя
"канал кончил" занимаются два новых подканала в памяти подканалов, их номера запоминаются в подканале вы35 11 полняемой части инструкции ввода-вывода. В первом подканале формируется управляющая информация следующей части инструкции ввода-вывода, а во втором подканале — следующая за информацией в первом подканале инструкции ввода-вывода, Если будет получен указатель "Устройство кончи56084 36 ло" без указателя "Модификатор", то первый подканал становится действующим, а второй освобождается, если же будет получен указатель "Устрой1 . ство кончило" с указателем "МодифиIt катор, то второй подканал становится действующим, а первый освобождается.
i156084 аа 4(77) еаза (H)
HP3 (eJ ю 4/re)
Ф (77/
1156034 (85) у (М) рщ
25 (63) и! жИ(О) (8$)
Фиг 3
1i56084 на-У еа 20 на 19 иа f2 наU над ни 10
Ф Orl
Мав (м) ю1
3f) l335ae 2 р6аа1 (бЮ)юЯ
1 156084 (пиц ал5 (1Ю) наз (а)
0е1 (27)
0m (Ау га s (e) 1156084
1156084
1156084
1156084
am67
0@4 ютО дЛ2 аи ф пт69
1156084
AN00 О 4П инслщк царя
am@ серо
am O
° ваь <
Ййй Р2
ФЬг ф ь
Фазо
Фа, 15
Рыхл И
BbMOO N на 25 йаад 46
ЬюаР 43
EberDD З
Виж Я
Рыхла
ЙидВФ
gmd О афер
ЭосЧЬюЫ Q даимь|е
Витая@ резульашм
Фар кв
Вь код@7
1156084
Раг. Ф
1 156084
Т2
tbvrod6
8uxod Ю
Фаад 111
Pc3plbTL7T
Эха Я5 а4 ес
8юходз . РаМь е
ЮхпРЖ й/ 0857 инрА дыхОУЯ8 а . Яреня иереписи
1 ф7 4
Ъ
5 ф 6
47
В
В ня Вж ла феня лере™ки ю1
4 г Д
g 5
1156084
1&од-5ыко8
1156084 I 156084 оЫХО С
npepb|би нию
Ь/уо к ф грыРания цЬи А> йа йиУкц рог рамну ог,юг
ezucrrr
Д1Я= 1 ормиро оние ака коианоного споЮа кднапа ргрк ание.
Тредо8ание Мспу жиданиМ ИОком Я тано ка сии кцРЮЯае са
Уния канала
Ярщиро ание спой сос| оя нип канапа и
nepeda4 а его
8 dno
bc u p8<а признака реЗ eatnarnu орм о ание упра я|осего спо8а
kpedpqg
Hera ормироГание аооеса оаннь х
Р ы ание
Тре одинак оокпужидиния опоком 2 сп ано ка дЕ10.7=0 Запись признака кацап кооооден о ШОУ С прерь! Еа ния
Перепись данных Зканд| 5 миро ание еса 3 зоны опека 1б еой опь Ер
2anucb а река лербой зоны опока 1б а4ю Hem опь брегиср
Яа ормиро ание
НОИЕРа ги®Янапи 8 g,Уа|гикь 1 пцицию реurchin а Ф
1156084 ггпись ре vamp
f98 Ю ать пи нюпь Ю
1Ф
Harn
w о ание рес .У лмй сто/са 16
Зя/гись 1 помнию рег с . Ю
Лепись ре истра УФ Р 1b г иск Hem йЮ=! гиен hem
BING = у миро ание рес памфлет 7 ппюс единица
Запись 8
Р 7
Форни ание упра еще го ершились части рцЯрюи его сюда 8 5
Устано <а
npu ea a
pe gnbmuma 0
КОМИИЗд g 5 ормиро анае а реса лак та
Р миро аде а реса дюпкц
7 г иск Фа
Л7= 0 шпно urrrb
1107=0, яаписа признак ханйп с8одооеи
ЗЙ 1ись и изня ка pezgnbma
rva 2 запись Р д 7
Заиись 8Е
Рормиро ание цирибпяюи4е гО споЕа
anucb упрапяюф. 20 спо
Р 9Р
1 156084
1156084 мирФание дю 3 зонБI
r9O a 16
Hem и аь ремиз
dueucb» а реса
ПеРЮОй ЛН»
Фока 1ф
Неу е Йа
Pgb М2иГ
ФОКчиробцние
НОНЕРа МЯама юБг
Язлись 1 ло,уи ищ реи/ст Ря 14
Запись peiucmpu 7Ф Б 1ь
Cm6 УЕЛ2 юи нмь Ю
Яа ормиро ание
- адреса д аон»
ЮЛОКа 6
ЯХ/3ись 1 /позицию pezucmpa 1Ф
Запись регислра л Рдр
Зались. номера
Рдканала Ы ра/миьцее 8d1 и улраБюющее ощф1Б р
ФрюироЬкние
gdpeca ючанЖ
20 СЛ05И ШН ь иве,лреHut 4йфжуПНИЯ ОЛОКОЮ g явись лризнака камал сйободен
ЮЬiКО3 C лрерыдаиця ро щ и Комин
РНО2о СЛО@ ка аиа 2 иЖ и Д
rpmрам гю
НЕЛИ
aeucb gnpu лФегр ему 2
8 лйэ 2ж ю 2
urus 2 8 УФ /ЕЛ 2
Фрейда ормироАание
adpeca банньв феры5ание, апре
«ОО5аииЕ ОбСЛУЯиEamon оЛОКау Я
ЛИСЬ О
ЛЮи ее сЛО 2 шЯки, а ф7,Й?Ю
NO E Г СЛОБО
2 634! 156084 иро Ание
Q 3 Я&Я/
dLNQ 16 рйи Рею щи/,Жив
Ф ,Ка
/гись и реса ордой лз ь/
1 дага jJ5 ор/ЮГА ание нюиера ао3канаоа 388
1у/анись 1 позицию регистра Ф
3anucb регис/тр© NE 1Б
А7доекцы1 за g
Упра&яющее
cnotu т записать
А .Ы опись номера подка амй 2
6ыгродпяа @ее соооо 1 ою//ро ание и оконандного оома юиаоа g ре щ a//ue
7реоойжю ately жития 6тион и с прери
РОрииробание у/ ю м/осего
epona 3
Л„и HPfll гр® чу апик 0Nи ох
EdLF0 скичОяни канипа рпра8пяющего иоо
УлраЮющее спИ02 Ю РФ улукгУмвд
Уелг
c//ops
Dp&kp0 г7//ИВ офес Аъжм/к,жри ние.
ДР47РангВ а%а жигана dn0® 2
I 56084
1156084
1156084
f2
Фиг. 28 Ь чиро еие
u pecg Флвы
Йлм 1b
h фЧ Р .W аРресу на Ю ались 1 гтиции нпеера падкаИИЛК акрira каннааРд и8 7 ж оиаи za
Ц рР5ЯЯющегю слоРа,,вманУа каеапу,Уались при,унака каюл ганями
Nlffffb AN/ gA ййщ ситмжд канала
Юьц ОЮ с лреры8ания и рмк ии иа канала ижи 4
02 QpfNb/ тр ание улра 9ующе
ФаУа. Конйн кажащ
Р1у аниф и с карама Р СФРЮ д7а а
ИФ/ Пни
4Марие 33спужиба я блОКОМ 2
Лййркаsp ecrnb
Ф - hem сюРо Л щее еется
8а нашить нюне лрйканаиоЬ 7 и2 УЛЮЮ1
firma f8 и @кл иф дй ъ яану s дюка ну umb enаер ерРканм
g ф Я ЯГ 1Ell ю 1б исюфpeemu Ро8а нуЛ дюка 16
Hem ЮР ге оаЬг неетсю фа б Ф4ижуь нРера маФканаi7o8 1и 3 8.У
1 &Ока 18 и скаррек ировлю зюнУ з а
1156084
Тираж 710 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
1 13035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 3147/46
Филиал ППП "Патент", г. Ужгород, ул. Проектная,4
Составитель С. Пестиал
Редактор Л. Алексеенко Техред М.Надь Корректор Л. Пилипенко
