Устройство для адресации памяти

 

УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ, содержащее дешифратор адреса и первый регистр, причем вход дешифратора адреса подключен к адресному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационньпЧ вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства, отличающееся тем, что, с целью расширения области применения за счет увеличения объема адресуемой памяти при ограниченном количестве адресных разрядов, оно содержит второй регистр , дешифратор команд, элемент ИЛИ, два элемента И, элемент задержки , триггер и коммутатор, причем выход первого регистра подключен к информационному входу второго регистра, входы сброса и записи которого подключены соответственно к входу сброса устройства и выходу первого элемента И, выход второго регистра подключен к адресному входу коммутатора, информационный вход которого подключен к входу задания режима работы устройства, /f -и выход коммутатора подключен к 1-му выходу з адания режима работы устройства ( 1, N где ц - коли (Л чество адресуемых блоков памяти), вход дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу начала цикла устройства, выход второго эле05 мьнта И подключен к синхровходу . о триггера, выход которого через элемент задержки подключен к первому входу первого элемента И, второй - вход которого подключен к входу на чала цикла устройства, выход первого элемента И подключен к входу установки О триггера.

C0l03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А (19) () 1) .%

4(s)) G 06 F 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3689515/24-24 (22) 11.01.84 (46) 07. 06. 85. Бюл. Ф 21 (72) О.И. Николайчук (71) Кишиневское отделение Всесоюзного научно-исследовательского проектно-конструкторского и технологического института источников тока (53) 681.325,(n88.8) (56) 1. Контроллер программируемый универсальный. Электроника

К1-20. Техническое описание

И13.035.008.ТО.

2. Григорьев В.Л. Программное обеспечение микропроцессорных систем. N., Энергоатомиздат,1983,с, 184, (54)(57) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ

ПАМЯТИ, содержащее дешифратор адреса и первый регистр, причем вход дешифратора адреса подключен к адресному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационный вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет увеличения объема адресуемой памяти при ограниченном количестве адресных разрядов, оно содержит второй регистр, дешифратор команд, элемент

ИЛИ, два элемента И, элемент задержки, триггер и коммутатор, причем выход первого регистра подключен к информационному входу второго регистра, входы сброса и записи которого подключены соответствен))о к входу сброса устройства и выходу первого элемента И, выход второго регистра подключен к адресному входу коммутатора, информационный вход которого подключен к входу задания режима работы устройства, ) — и выход коммутатора подключен к

1-му выходу задания режима работы устройства () = 1, N где ))) — количество адресуемых блоков памяти), вход дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу начала цикла устройства, выход второго элемента И подключен к синхровходу триггера, выход которого через элемент задержки подключен к первому входу первого элемента И, второй вход которого подключен к входу на- 1 чала цикла устройства, выход первого элемента И подключен к входу установки ™О" триггера.

1 1

Изобретение относится к вычислительной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти, Известно устройство, содержащее куб памяти (объем памяти, ограниченный разрядностью адресной шины микропроцессора, т.е. для КР580ИК80А

64 Кбайт) и магистраль микро-ЭВМ,шины адреса и данных которой, а также сигналы Запись", "Чтение" и "Выдача" шины управления соединены с соответствующими входами куба памя г) .

Основным недостатком ус гройства является ограниченный объем адресуемой памяти.

Известно устройство, содержащее дешифратор адреса и регистр, причем вход дешифратора адреса подключен к адресному входу устройства,выход дешифратора адреса подключен к входу выборки регистра, информационный вход которого подключен к информационному входу устройства, управляющий вход регистра подключен к входу записи ввода †выво устройства Я .

Недостатком известного устройства является невозможность использования стандартных команд CALL или 3Н3 для перехода к адресам, расположенным в кубах памяти, отличных от нулевого, и стандартной команды RETURN для возврата в нулевой куб.

Цель изобретения — расширение области применения за счет увеличения объема адресуемой памяти при ограниченном количестве адресных разрядов.

Поставленная цель достигается тем, что в устройство для адресации памяти, содержащее дешифратор адреса и первый регистр, причем вход дешифратора адреса подключен к адрес ному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационный вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства, введены второй регистр, дешифратор команд, элемент ИЛИ, два элемента И, элемент задержки,, триггер и комчутатар,причем выход

160409 l0

30

55 первого регистра подключен к информационному входу второго регистра, входы сброса и записи которого подключены соответственно к входу сброса устройства и выходу первого элемента И, выход второго регистра подключен к адресному входу коммутатора, информационный вход которого подключен к входу задания режима работы устройства, -й. выход коммутатора подключен к -му выходу задания режима работы устройства (1 =1, И, где Ф вЂ” количество адресуемых блоков памяти), вход дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которога подключен к первому входу вторсго элемента И, второй вход которого подключен к входу начала цикла устройства, выход второго элемента И подключен к синхровходу триггера, выход которого через элемент задержки подключен к первому входу первого элемента И, второй вход которого подключен к входу начала цикла устройства, выход первого элемента И подключен к входу устаногки в "0" триггера °

На чертеже представлена схема устройства для адресации памяти.

Устройство содержит коммутатор

1, дешифратор 2 адреса, регистры

3 и 4, выход 5 дешифратора адреса, дешифратор 6 команд, элемент ИЛИ 7, элементы И 8 и 9, триггер 10 и элемент 11 задержки.

Устройство работает следующим образом.

Предположим, что 1-й выход коммутатора 1 подключен к входу управления 1 -го куба памяти, адресный вход которого подключен к входу адреса устройства.

При включении питания микро-ЭВМ (или при начальной установке в процессе работы) В задающем генераторе микро-ЭВМ вырабатывается сигнал

"Сброс", устанавливающий адресный вход в нулевое состояние и сбрасывающий в нулевое состояние регистр 4, нулевой код с выхода которого поступает на вход коммутатора

1 ч приводит к коммутации сигналов управления на вход нулевого куба памяти.

3 .1

Переход из куба в куб может осуществляться по командам: 3МР

ADDR — безусловный переход на адрес АРОК, CAI.1. ADDR — переход на подпрограмму с адреса ADDR, RET возврат из подпрограммы.

В таблице приведен фрагмент программы перехода из куба 0 н куб N и обратно.

Для перехода из куба 0 в куб N необходимо в основной программе записать в аккумулятор микропроцессора код N и по команде OVT записать содержимое аккумулятора в регистр 3 с адресом Z.

По адресу программы ХХ40 записывается в аккумулятор код куба памя-. ти N (команда NVI); к которому необходимо произвести переход. По следующему адресу ХХ42 записана команда OUT Z, при этом в первом машинном цикле микропроцессор читает команду, во втором — адрес, а в третьем выдает на адресный вход уст; ройства адрес Z на информационный вход код N а на вход записи ввода-вывода сигнал "Запись В/В", при этом дешифратор 2 адреса вьщает на выходе 5 логическую "1" подаваемую на управляющий вход регистра 3, который по приходу сигнала записи

"ЗАПИСЬ В/В" записывает код И с информационного входа, т.е. на его выходе появляется код N

При выполнении следующей команды

CALL ADDR в первом машинном цикле микропроцессор считывает с информационного входа код команды CALL, этот же код дешифрируется дешифратором 6 команд, который выдает логическую "1" на одном из входов,через элемент ИЛИ 7 поступаю!11Ую на первый вход первого элемента И 8, стробируя сигнал первого цикла команды. Дешифратор команд вьщает логическую "1" на первом выходе в случае появления на его входе кодов команд перехода СЗ 6 (JMP), на вто160409 4 ром — Г qq (СЛЬL), на тр " c e i — 09 so (RET). Элемент И 8 необходим для того, чтобы отличить коды команд перехода от данных, могущих иметь

5 тот же код (команды сопровождаются сигналом MI) . Положительный импульс на выходе первого элемента И 8 по заднему фронту устанавливает триггер 10 в единичное состояние, поло10 жительный перепад через время, обусловленное элементом 11 задержки, появляется на первом вхоле второго элемента И 9. Время задержки элемента 11 подобрано так, что не i.роисходит совпадения положительных уровней на выходе элемента 11 задержки и сигнала МТ команды, во время которой произошло переключение (в нашем случае команды CALI.).

Далее микропроцессор выполняет действия, предписанные командой CALL.

При приходе любой следующей команды сигнал первого машинного цикла МХ проходит через элемент И

9 и по переднему фронту импульса на выходе элемента И 9 происходит запись кода N с выхода регистра 3 в регистр 4, а также сброс триггера 10. В это же время код Я посту30 пает на вход коммутатора 1 и, следовательно, сигналы управления памятью подключаются к кубу памяти N.

Процесс возврата в исходный куб памяти происходит аналогично.

По адресу УУ40 (условно) записывается код первоначального куба памяти 0 в аккумулятор, по адресу УУ42это значение записывается в регистр

40 3, и по команде.RET происходит воз: врат в куб 0 .памяти по команде, записанной по адресу ХХ47, после чего микропроцессор выполняет основную исходную программу.

45 Таким образом, имея в регистрах по восемь разрядов, можно обеспечить расширение адресного пространства до 256 кубов памяти, т.е.

16 Мбайт.

11б0409

Основная программа

ХХХХ

ХХ40

MVI А,N

Код куба памяти N заносится в аккумулятор.

ХХ42

OVT

Содержимое аккумулятора записывается в регистр 3 с адресом 2

ХХ44

GAL

Переход в куб N с адресом ADDR

ADDR

Выполнение подпрограммы

YY40

А, 0

NVI

Код исходного куба заносится в аккумулятор

7740

OVT

Код заносится в регистр

УУ40

Возврат в куб 0

ХХ47

Основная программа

+ Адреса условные

ВНИИПИ Заказ 3779/46 Тираж 710 Подписное

Филиал ППБ "Патент", r.Ужгород, улеПроектиа», 4

Адрес Куб Мнемокоп Операнд Комментарии