Устройство для отладки программ

 

УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее первый и второй регистры адреса, блок оперативной памяти, регистр считанной информации, триггер записи переходов и буферный регистр, причем выход буферного регистра соединен с информационным входом блока оперативной памяти, выход которого соединен с входом регистра считанной информации, выход которого является выходом устройства, выход второго регистра адреса соединен с адресным входом блока оперативной памяти, вход записи команды перехода устройства соединен с первым установочным входом триггера записи переходов, отличающееся тем, что, с целью повышения достоверности отладки, в него введены первый, второй и третий регистры, счетчик времени, два элемента ИЛИ, генератор одиночных импульсов , триггер, три коммутатора и регистр управления, причем первый . и .второй выходы регистра управления соединены соответственно с вторым установочным входом триггера записи переходов и с первым входом первого элемента ИЛИ, выход которого соединен с первыми входами первого, второго и третьего элементов И, вторые -ВХОДЫ которых соединены соответственно с первым, вторым и третьим выходами элемента задержки, выходы первого, второго и третьего элементов . И соединены соответственно с входами записи соответственно пер . вого, второго и третьего регистров, выход первого элемента ИЛИ соединен с входом записи первого регистра адреса, информационный выход которого подключен к информационному входу третьего регистра, информационный выход которого подключен к информационному входу второго регистра и информационному входу вто (Л рого регистра адреса, информационный выход которого подключен к информационному входу первого регистра , первый вход четвертого элемента И соединен с входом сброса триггера записи переходов и с четвертым выходом элемента задержки, первый о выход которого соединен с первьм Од входом пятого элемента И, выход которого соединен с входом счетчика ND tC времени, третий выход регистра управления соединен с входами управления первого и второго коммутаторов , четвертый выход регистра управления подключен к второму входу пятого элемента И и первому входу триггера, первый выход элемента задержки соединен с вторым входом триггера, пятый выход регистра управления соединен с входом записи блока оперативной памяти, выход четвертого элемента И блока соединен с входом обращения блока оперативной

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4gs» G 06 F

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР .

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Ф / «,Ф .г =ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3690984/24-24 (22).19.01.84 (46) 07. 07.85. Бюл . № 25 (72) P.È. Мордашкин, В.Г. Меркин, Д.М. Косая и С.И. Страхова (53) 68 1.3(088.8) (56) Авторское свидетельство СССР № 598077, кл. С 06 F 9/20, 1974.

Патент США ¹ 3673573, кл. 340"172.5 опублик. 1969. (54) (57) УСТРОЙСТВО ДЛЯ ОТЛАДКИ

ПРОГРАММ, содержащее первый и второй регистры адреса, блок оперативной памяти, регистр считанной информации, триггер записи переходов и буферный регистр, причем выход буферного ре- гистра соединен с информационным входом блока оперативной памяти, выход которого соединен с входом регистра считанной информации, выход которого является выходом устройства, выход второго регистра адреса соединен с адресным входом блока оперативной памяти, вход записи команды перехода устройства соединен с первым установочным входом триггера записи переходов, о т л и ч а ющ е е с я тем, что, с целью повышения достоверности отладки, в него введены первый, втброй и третий регистры, счетчик времени, два элемента ИЛИ, генератор одиночных импульсов, триггер, три коммутатора и регистр управления, причем первый и .второй выходы регистра управления соединены соответственно с вторым установочным входом триггера записи переходов и с первым входом первого элемента ИЛИ, выход которого соеди„„Я0„„3 ll 66122 А нен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены соответственно с первым, вторым и третьим выходами элемента задержки, выходы первого, второго и третьего элементов И соединены соответственно с входами записи соответственно пер. вого, второго и третьего регистров, выход первого элемента ИЛИ соединен с входом записи первого регистра адреса, информационный выход которого подключен к информационному входу третьего регистра, информационный выход которого подключен к информационному входу второго регистра и информационному входу второго регистра адреса, информационный выход которого подключен к информационному входу первого регистра, первый вход четвертого элемента И соединен с входом сброса триггера записи переходов и с четвертым выходом элемента задержки, первый выход которого соединен с первым входом пятого элемента И, выход которого соединен с входом счетчика времени, третий выход регистра управления соединен с входами управления первого и второго коммутаторов, четвертый выход регистра управления подключен к второму входу пятого элемента И и первому входу триггера, первый выход элемента задержки соединен с вторым входом триггера, пятый выход регистра управления соединен с входом записи блока оперативной памяти, выход четвертого элемента И блока соединен с входом обращения блока оперативной

11 памяти и третьим входом триггера, выход триггера записи переходов соединен с вторым входом первого элемента И и вторым входом четвертого элемента И, выход триггера подключен к входу записи буферного регистра, информационные входы которого соединены с выходами первого и второго коммутаторов, к первым информационным входам которых подключены выходы первого и третьего регистров, выход .счетчика времени соединен с вторыми информационными входами первого и второго коммутаторов, выход третьего коммутатора подключен к информационному входу первого регистра

66122 адреса, первый и второй информацион. ные входы устройства соединены с первым и вторым информационными входами третьего коммутатора, второй информационный вход устройства соединен с информационным входом регист ра управления, шестой выход кото.— рого соединен с управляющим входом третьего коммутатора, выход генератора одиночных сигналов соединен с первым входом второго элемента

ИЛИ, счетным входом регистра адреса, тактовый вход устройства является вторым входом второго элемента ИЛИ, выход которого соединен с входбм элемента задержки.

Изобретение относится к цифровой вычислительной технике и может быть использовано для отладки в реальном масштабе времени программ специализированных вычислительных машин (CUBM) .

Целью изобретения является повышение достоверности отладки программ.

С помощью элемента задержки

1 из синхроимпульса, поступающего на вход устройства, формируют последовательность импульсов, обеспечивающих в каждом цикле. работы отлаживаемой СЦВМ распределение адресов команд переходов по регистрам устройства с последующей записью их в блок оперативной памяти и фиксируют время выборки команд из памяти СЦВМ.

На чертеже представлена структурная схема устройства для отладки программ.

Устройство. содержит регистр 1 адреса, регистры 2-4, счетчик 5 времени, буферный регистр 6, регистр 7 адреса, блок 8 оперативной памяти, регистр 9 считанной информации, элемент 10 задержки, триггер, 11 записи переходов, регистр 12 управления, элемент ИЛИ 13, элементы И 14-18 вход 19 устройства, генератор 20 одиночных импульсов, эле10

2 мент ИЛИ 21, вход 22 устройства, вход 23 устройства, вход 24 устройства, коммутаторы 25-27, триггер 28, выход 29 устройства.

Регистр 1, представляющий собой счетчик-регистр, выполненный на микросхеме 133ИЕ7, своим выходом . соединен с кодовым входом регистра

2, выход которого соединен с кодовым входом регистра 3, а его выход подключен к кодовому входу регистра 4.

Счетчик 5 времени представляет собой последовательный счетчик импульсов, собранный на статических триггерах, выход которого подключен к кодовым входам вторых каналов коммутаторов 26 и 27.

Вход регистра 7 адреса соединен с выходом регистра 3, выходы регистров 6 и 7, выполненных на микросхемах 133ТМ2, подключены соответственно к числовому и адресному входам блока оперативной памяти, а

его выход соединен с входом регистра 9, выполненного на микросхемах

133ТМ2.

Выход 4 элемента 10 задержки соединен с входом 3 синхронизации триггера 11 записи перехода, выполненного на микросхеме 1ЗЗТМ2, и входом элемента И 16, а выход триггера 11 подключен к первым входам элемента

ИЛИ 13 и элемента И 16. Регистр 12

166122 4

2 и 4 соответственно, триггер 28 своим выходом подключен к входу. разрешения .записи регистра 6, а единичным входом 3 соединен с четвертым выходом регистра 12 управления.

Устройство может. работать в четырex режимах записи информации в блок памяти, а также в режиме считывания из блока памяти. Режим работы определяется текущими задачами отладки программ и устанавливается с помощью соответствующих тумблеров на наборном поле, соединенном с регистром 12, управления и вторым каналом коммутатора 25. Перед началом работы обнуляются регистры 1-4,6,7, счетчик 5, триггеры 11 и 28. Регистр

1 приема адреса при записи информации через кодовый вход 1 функциони20- рует как параллельный статический регистр, а при подаче импульсов на счетный вход 2 — как последовательный счетчик. На вход 19 устройства поступает код со счетчика команд

СЦВМ, который в каждом цикле работы увеличивается на .единицу (СК+1) .

Когда в СЦВМ вырабатываются усло вия программного перехода, то в ма шине вырабатывается сигнал "Пере30 запись счетчика команд" (Пер. СК)

I который сбрасывает в ноль счетчик команд СЦВМ, и после этого в него записывается адрес команды, куда произошел переход. з5 Каждый цикл работы отлаживаемой

СЦВМ сопровождается импульсом синхронизации (СИ). За один цикл из памяти СЦВМ производится считывание одной команды, адрес которой соотwO ветствует состоянию счетчика команд

5О

3 1 управления режимами работы устройства, представляющий собой запоминающий регистр на триггерах с параллельным вводом информации, выполнен на микросхемах 133ТМ2, первым выходом соединен с вторым входом триггера 11, вторым выходом соединен с вторым входом элемента ИЛИ 13, третьим выходом соединен с управляющими входами коммутаторов 26 .и 27, пятым выходом регистр 12 управления, подключен к режимному входу блока 8 оперативной памяти, в зависимости от потенциала которого определяется режим записи или считывания блока, шестым выходом регистр 12 соединен с управляющим входом коммутатора.25.

Выход элемента 13 ИЛИ подключен к вторым входам элементов И 15, 17 и 18 и к входу управления записью регистра 1. Первый вход элемента И 14 соединен с первым. входом элемента И 17 и с вторым выходом элемента 10 задержки, а выход элемента И 14 подключен к входу счетчика 5 времени. Первый вход элемента И 15 соединен с первым выходом элемента 10 задержки и нулевым входом триггера 28, выход элемента И 15 подключен к входу управления записью регистра 4. Выход элемента И 16 подключен к входу сигнала выборки блока 8 оперативной памяти и к единичному входу 1 триггера 28. Элемент 17 своим выходом подключен к входу управления записью регистра 3. Первый вход элемента И 18 соединен с третьим выходом элемента 10 задержки, а его выход подключен к входу управления записью регистра 2. Вход 18 устройства соединен с кодовым входом коммутатора 25. Генератор 20 одиночных импульсов своим выходом подключен к счетному входу регистра 1 и к 4 первому входу элемента ИЛИ 21, выход которого подключен к входу элемента 10 задержки. Второй вход элемента ИЛИ 21 является входом 22 устройства. Вход 23 устройства является единичным входом триггера 11 записи переходов. Вход 24 устройства соединен с кодовым входом регистра 12 управления, кодовым входом коммутатора 25 и подсоединяется к внешнему наборному полю. Коммутаторы. 26 и 27 своими кодовьп и входами .подключены к выходам регистров

СЦВМ. СИ поступают на элемент 10 задержки, где вырабатывается последовательность из четырех импульсов, обеспечивается временная диаграмма работы устройства.

Работа устройства в первом режиме заключается в фиксации блоком 8 оперативной памяти по каждому

его адресу, совпадающему с адресом данного перехода, кода, соответствующего адресам предыдущего и . последующего переходов относительно дайного. При этом регистр 12 управления с че",вертого выхода выдает сигнал запрета на второй вход элемента И 14 и на единичный вход триггера 28 сигнал, который постоянно его удерживает во взведенном

1166122

10 зо

ЗЗ

Я

5 состоянии, при этом с триггера выдается разрешение записи в регистр 6.

С третьего, четвертого, пятого и шестого выходов регистра 12 соответственно выдается разрешение на кодовые входы коммутаторов 26, 27 и 25, а с пятоге выхода регистра — сигнал, разрешающий запись в блок 8 опера.тивной памяти.

После прихода иэ СЦВМ на вход 23 устройства сигнала "Пер. СК" через

1вход 19 устройства и коммутатора 25 в регистр 1 поступает адрес команды, перехода. По сигналу СИ, поступающему из СЦВМ после прихода адреса через вход 22 устройства и элемент

21 ИЛИ, на элементе 10 задержки вырабатывается последовательность тактов и производится по ним последовательная перезапись информации из регистра 3 в регистр 4, из регистра 2 в регистр 3 и из регистра 1 в регистр 2. Таким образом, после третьего такта в регистрах 2-4 находятся адреса команд трех последних переходов, описанных со счетчика команд СЦВМ. По четвертому такту производится запись в ячейку блока

8 оперативной памяти по адресу, записанному в регистре 7 из регистра 3 информации регистров 2 и 4 через коммутаторы 26 и 27 в левую и правую части регистра 6 кода. Кроме того, четвертый такт задним фронтом переводит триггер 11 в исходное состояние, т.е. на регистр -1 и соответствующие схемы совпадения выдается запрет до прихода нового сигнала

"Пер. СК".

Работа устройства во втором режи" ме заключается. в фиксации времени исполнения команд переходов. Сигналами меток времени являются синхроимпульсы, количество которых равно количеству циклов, пройденных

СЦВМ, с момента включения данного режима. При этом с четвертого выхода регистра 12 управления выдается разрешение на .второй вход элемента И 14 совпадения, а сигнал с входа триггера 28, удерживающий его во взведенном состоянии, снимается, а с выхода на управляющие входы коммутаторов выдается разрешение на входы коммутаторов 26 и 27. Остальные сигналы с выхода регистра

12 управления не меняются по сравнению с первым режимом.

Таким образом, в этом режиме в каждом цикле работы СЦВМ содержимое счетчика 5 увеличивается на единицу вторым тактом элемента 10 задержки через элемент И 14 задним фронтом сигнала записи информации. В блок 8 оперативной памяти . взводится триггер 28 и на регистр 6 выдается разрешение записи информации из счетчика 5 через коммутаторы 26 и 27, которое соответствует времени поступления из СЦВМ адреса команды перехода, записанному в регистр 1, По первому такту следую15 щего цикла триггер 28 сбрасывается и выдает запрет на запись в регистр

Ь. При поступлении нового сигнала

"Пер. СК" вторым тактом элемента 10 задержки через регистр 3 в регистр

7 адреса записывается адрес команды перехода, время выборки которой из памяти СЦВМ записано уже в регистре

6 по предыдущему сигналу "Пер. СК".

Четвертым тактом информация регистра 6 записывается в блок 8 оперативной памяти по адресу, записанному в регистре 7, и подается разрешение записи информации в.регистр 6 до первого такта следующего цикла.

Работа устройства в третьем режиме заключается в фиксации времени выборки команд из памяти СЦВМ.

При этом с первого выхода регистра

12 управления на вход триггера 11 выдается сигнал, который удерживает его постоянно во взведенном состоя- . нии и на регистр 1 подается постоянное разрешение. Остальные сигналы .на выходах регистра 12 такие же как и в предыдущем режиме. При этом все адреса команд, поступающие на вход

19 устройства записываются в регистре 1 и при поступлении СИ переписываться из регистра 3 в регистр 7, определяя номер ячейки блока 8, в которую из счетчика 5 через регистр

6 записывается время (номер цикла) выборки этой команды.

Работа устройства в четвертом рел жиме заключается в фиксации адресов, откуда и куда произведен переход.

ПРи этом с второго выхода регистра

12 управления выдается сигнал разрешения на элемент ИЛИ 13, благодаря которому на элементы И 15, 16 и 17 и регистр 1 подается разрешение независимо от состояния триггера 11, а с его первого выхода снима7 1166 ется сигнал, удерживающий во взведей-, ном состоянии триггер 11, с третьего выхода выдается сигнал на третьи входы коммутатора 26 и 27, который выдает разрешение:на первые входы S этих коммутаторов. С четвертого вы" хода регистра 12 управления выдается запрет на элемент. И 14 и постоянное разрешение записи в регистр 6 через триггер 28.. 10

Поэтому, как и в предыдущем режиме, в регистрах 2-4 записываются адреса подряд идущих команд, однако триггер 11 вьщает разрешение на элемент И 16 для прохождения четверто" 1S го такта для записи-в блок 8 опера.тивной памяти информации только пос" ле прихода сигнала "Пер. СК". Поэтому в момент записи информации в блок 8 оперативной памяти в регист- 20 ре 6 имеется адрес команды, откуда производится переход, а в регистре

2 — адрес команды, в которую производится переход.

Остальные сигналы аналогичны 25 первому режиму.

В режиме считывания информации из блока 8 оперативной памяти с пятого выхода. регистра 12 управления выдается сигнал считывания оператив- ЗО ной памяти, а с шестого выхода— сигнал на третий вход коммутатора

25, который вьдает разрешение на второй вход коммутатора, к которому через вход 24 устройства подключает- З . ся наборное поле. С первого выхода . регистра 12 управления выдается сигнал на второй вход триггера 11, 122 8 благодаря которому с выхода триггера 1-1 выдается постоянное разрешение на запись в регистр 1 и на эле.менты И 15-18 совпадения. При этом на наборном поле набирается тумблера. ми код, соответствующий исходному адресу ячейки блока 8 оперативной памяти..

При подаче сигнала на генератор

20 одиночных импульсов вырабатывается импульс, длительность которого превосходит длительность последовательности тактов, формируемую элементом 10 задержки. От переднего фронта этого импульса на элементе

10 задержки формируется последовательность тактов, которая организует перепись адресов в регистрах

2-4 как и в режиме отладки. Задним фронтом импульса, вырабатываемогогенератором 20 и подаваемого на вход регистра 1, увеличивается содержимбе регистра на единицу. От следующего импульса генератора 20 производится считывание информации из оперативной памяти по адресу, записанному в регистре 3, и изменяется на единицу адреса в регистре 1;

Таким образом, можно просмотреть информацию во всех ячейках оперативной памяти на световом табло или вывести ее яа цифропечать.

Технический эффект при использовании предлагаемого устройства по сравнению с известных заключается в повьппении достоверности отладки программ.! 166122

Заказ 4311/44

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель И.Сигалов

Редактор O.Черниченко Техред М.Пароцай Корректор О.Тигор