Двухканальное устройство для сопряжения двух электронно- вычислительных машин

 

ДВУХКАНАПЬНОЕ УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее блок памяти , два элемента ИЛИ, две группы элементов ИЛИ, причем каждый из каналов содержит два элемента И и две группы элементов И, при этом выходы элементов И первой группы соединены с первыми входами элементов И второй группы первого и второго каналов и образуют первый и второй информационные входы-выходы устройства соответственно , первые входы первого и второго элементов И первого и второго каналов являются входами считывания и записи устройства соответственно , адресный и информационный входы блока памяти соединены с выходами элементов ИЛИ первой и второй групп, первые и вторые входы второй группы элементов ИЛИ соединены соответственно с выходами элементов И второй группы первого и второго каналов, первые входы элементов И первой группы первого канала соединены с первыми входами элементов И первой группы второго канала и с информационными выходами блока памяти, входы считывания и записи которого соединены с выходами первого и второго элементов ИЛИ соответственно, выход первого элемента И первого канала соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И второго канала, выход второго элемента И первого канала соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элеменI та И второго канала, отличающееся тем, что, с целью повыше (Л ния быстродействия, в каждый канал с устройства введены дешифратор адреса, регистр адреса, триггер, элемент задержки , третья группа элементов И, элемент ИЖ, элемент И-НЕ, элемент НЕ, при этом в каждом канале информационные входы дешифратора адреса соеди00 нены с информационными входами регисто со о ра адреса и с выходами элементов И первой группы, тактовьй вход триггера соединен с тактовым входом регистО ) ра адреса и является тактовым входом устройства, выход элемента задержки является управляющим выходом устройства , выход элемента НЕ соединен с вторыми входами элементов И первой и второй групп, первого и второго элементов И и первыми входами элементов И третьей группы, вторые входы которых соединены с выходами регистра адреса, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ соответственно , выход которого соединен с вхо

ÄÄSUÄÄ 1180906 A

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5l)4 G 06 F 13 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3726534/24-24 (22) 10.04.84 (46) 23.09.85. Бюл. У 35 (72) Л.А.Литвин, В.Ю.Чмутов и В.И.Бретль (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 572777, кл. G 06 F 3/04, 1976.

Авторское свидетельство СССР

Ф 628482, кл. G 06 F 3/04, 1976.

Специализированный контроллер, упрощающий функции главного процессора по вводу-выходу. — Электроника, 1981, hÔ 10. дами элементов И первой группы второго канала и с информационными выходами блока памяти, входы считывания и записи которого соединены с выходами первого и второго элементов ИЛИ соответственно, выход первого элемента И первого канала соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И второго канала, выход второго элемента И первого кана— ла соединен с первым входом второго элемента KIN второй вход которого соединен с выходом второго элемента И второго канала, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в каждый канал устройства введены дешифратор адреса, регистр адреса, триггер, элемент задержки, третья группа элементов И, элемент ИЛИ, элемент И-НЕ, элемент НЕ, при этом в каждом канале информационные входы дешифратора адреса соединены с информационными входами регистра адреса и с выходами элементов И первой группы, тактовый вход триггера соединен с тактовым входом регистра адреса и является тактовым входом устройства, выход элемента задержки является управляющим выходом устройства, выход элемента НЕ соединен с вторыми входами элементов И первой и второй групп, первого и второго элементов И и первыми входами элементов И третьей группы, вторые входы которых соединены с выходами регистра адреса, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ соответст-:венно, выход которого соединен с вхо(54) (57) ДВУХКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ СОПРЯЖЕНИЯ ДВУХ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее блок памяти, два элемента ИЛИ, две группы элементов ИЛИ, причем каждый из каналов содержит два элемента И и две группы элементов И, при этом выходы элементов И первой группы соединены с первыми входами элементов И второй группы первого и второго каналов и образуют первый и второй информационные входы-выходы устройства соответственно, первые входы первого и второго элементов И первого и второго каналов являются входами считывания и записи устройства соответственно, адресный и информационный входы блока памяти соединены с выходами элементов ИЛИ первой и второй групп, первые и вторые входы второй группы элементов ИЛИ соединены соответственно с выходами элементов И второй группы первого и второго каналов, первые входы элементов И первой группы первого канала соединены с первыми вхоОПИСАНИЕ ИЗОБРЕТЕНИЯ /" * "

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1180906 дом элемента задержки, выход дешифратора адреса соединен с информационным входом триггера, выход которого соединен с первым входом элемента И—

НЕ, выход которого соединен с входом элемента НЕ и с вторым входом элемен1

Изобретение относится к вычисли- тельной технике и может быть использовано для буферизации сообщений при обмене информацией между двумя электронными вычислительными машинами. 5

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена структурная схема устройства для сопряжения; на фиг. 2 — вариант реализации дешифра- 10 . тора адреса; на Лиг. 3 — вариант реализации элемента задержки; на фиг.4— временная диаграмма работы устройства.

Устройство i сопряжения содержит блок 2 памяти, вторую 3 и первую 4 группу элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, первый 7 и второй 8 каналы, каждый из которых содержит вторую 9 и первую 10 группы элементов И, информационный вход-выход 11 устройства, первый элемент И 12. . элемент ИЛИ 13, второй элемент И 14, вход 15 считывания устройства, вход 16 записи устройства, регистр 17 адреса, дешифратор 18 адреса, триггер 19, тактовый вход 20 устройства, элемент И-НЕ 21, элемент НЕ 22, третью группу элементов И 23, элемент 24 задержки, управляющий выход 25. Первая 26 и вторая 27 ЭВМ соединены соответственно с канала— ми 7 и 8, Блок 2 памяти представляет собой оперативное запоминающее устройство емкостью 4-32 К 16-разрядных слов, выполненное на интегральных микросхемах, 35 например, типа К 565 РУ2, К 565 РУЗ, К 541 РУ2, обеспечивающих время обращения к запоминающему устройству порядка 1 мкс.

Дешифратор 18 поля адресов предназначен для дешифрации группы адресов, соответствующих адресному полю та И-HE другого канала, причем выходы элементов И третьей группы первого и второго каналов соединены с первыми и вторыми входами элементов

ИЛИ первой группы соответственно.

2 блока 2 памяти выделяемых программно из общего адресного пространства

ЭВМ 26 и 27, и представляет собой обычную схему дешифрации двоичного кода в позиционный, в которой сигнал на выходе каждой из шин, объединенных в дальнейшем через схему ИЛИ, соответствует одной или нескольким комбинациям двоичного кода на входе.

В качестве примера на фиг. 2 показана схема построения дешифратора на диодах, который выделяет с адресного пространства 00-15 группу адресов

07-13 (косыми черточками изображены диоды, полярность включения которых аналогична диоду Д1). Дешифратор 18 может быть построен на микросхемах типа К 155, К 178, К 500 и др.

Регистр 17 адреса предназначен для хранения адреса ячейки блока 2 памяти в пределах одного цикла обращения ЭВМ 26 и 27 к устройству 1 сопряжения. Регистр 17 состоит из D-триггеров, информационные входы которых являются информационными входами регистра, а тактовые, соединенные вместе, — тактовым входом. Количество

D-триггеров регистра определяется количеством разрядов двоичного слова ЭВМ, которое обычно равно 16. Регистр может быть выполнен на микро-. схемах К 155 ТМ5 или К 155 ТМ7, представляющих собой четыре D-триггера, состояние каждого из которых меняется в соответствии с состоянием информационного входа, когда тактовый вход находится в состоянии логической "1", а при переходе тактового импульса в состояние логического "0" триггер запоминает записанную в нем информацию и состояние его остается неизменным независимо от состояния информационного входа.

1180906

Триггер 19 представляет собой

D-триггер, аналогичный триггерам регистра 17.

Каждая из групп 9, 10, 23 и 3, 4 представляет собой набор отдельных 5 элементов И и ИЛИ соответственно,. имеющих по два входа каждый. Количество соответствующих элементов в группе определяется количеством разрядов двоичного слова ЭВМ. Как адрес, так и данные передаются по одним и тем же шинам линии 11, являющимся двунаправленными, что обеспечивается канальными приемопередатчиками ЭВМ.

Это означает, что по одним и тем же шинам информация может как приниматься, так и передаваться ЭВМ относительно одного и того же устройства. В качестве приемопередатчиков используются обычно микросхемы типа 2Р

К 559 ИПЗ, К 589 АП26.

ЭВМ 26 и 27 представляют собой микро-ЭВМ, например, типа "Электроника-60".

Функции синхронизации при передаче адреса и приеме-передаче данных выполняют сигналы управления, поступающие от ЭВМ на входы 15, 16 и 20.

Сигнал синхронизации на вход 20 устройства 1 вырабатывается ЭВМ. Пе- Зр редний отрицательный фронт этого сигнала означает, что адрес находится на линии 11. Сигнад на входе 20 сохраняет активный уровень до окончания цикла обращения ЭВМ к устройству 1.

Сигнал "Ввод" вырабатывается 3ВМ, поступает на вход 15 во время действия сигнала на входе 20 и означает, что ЭВМ готова принять данные .от 4р блока 2 памяти при операции "Считывание

Сигнал "Вывод" вырабатывается ЭВМ, поступает на вход 16 во время действия сигнала на входе 20 и означает, что на линии 11 помещены даннь|е для записи в блок 2 Памяти при операции

"Запись".

Сигнал на выходе 25 информирует

ЭВМ о том, что данные установлены gg или приняты с линии 11 устройством 1, и формируется путем подачи сигналов

"Ввод" или "Вывод" на элемент 24 задержки. Длительность задержки ty определяется временем обращения 55 к блоку 2 памяти, поскольку наличие сигнала на выходе 25 сигнализирует о завершении операции ввода-вывода.

Элемент 24 задержки может быть выполнен на микросхемах серии 155 (фиг. 3) .

Устройство работает следующим образом.

На фиг. 4 рассмотрены в качестве примера циклы "Вывод" и "Bsод" для ЭВМ 26 и цикл Вывод" для ЭВМ 27.

Порядок выполнения операций следующий.

ЭВМ 26 в адресной части цикла

"Вывод" передает по линии 11 адрес ячейки блока 2 памяти, в которую необходимо записать информацию. На входе 20 при этом присутствует высокий потенциал "1", который поступает на тактовые входы регистра 17 и триггера 19 канала 7. В регистр 17 производится запись адреса.

Дешифратор 18 дешифрирует адрес и в случае принадлежности его адресному полю блока 2 подает сигнал на информационный вход триггера 19, который устанавливается в "1". Сигнал с выхода триггера 19 поступает на первый вход элемента И 21, на втором входе которого присутствует высокий потенциал "1" с выхода элемента И-НЕ 21 канала 8, и вызывает на его выходе появление сигнала "0", На выходе элемента НЕ 22 появляется разрешающий сигнал "1", который поступает на вторые входы элементов 9, 10, 12, 14.

С некоторой задержкой после установки адреса ЭВМ 26 устанавливает на входе 20 сигнал "О", регистр 17 и триггер 19 при этом запоминают записанную в них информацию.

Спустя некоторое время после установки адреса первой ЭВМ 26 вторая

ЭВМ 27 также начинает выполнять цикл

"Вывод"- помещает адрес на линии 11 канала 8. Дешифрирование адреса дешифратором 18, установка триггера 19 в "1" и запись адреса в регистр 17 происходят аналогично описанному для канала 7. Однако разрешающий сигнал на выходе элемента НЕ 22 не появляется, поскольку элемент И 21 блокируется по второму входу сигналом "0" с выхода элемента И-НЕ канала 7. После установки ЭВМ 27 адреса на входе 20 появляется сигнал "0", что приводит к заломинанию записанной информации в регистр 17 и триггер 19 канала 8.

1180906

После адресной части ЭВМ 26, а с некоторой. задержкой и ЭВМ 27 поме— щают на линии 11 данные, которые необходимо записать в блок 2 памяти, после чего на линии 16 устанавливается сигнал "Вывод". Так как на втором входе элемента И 14 присутствует сигнал "1", то сигнал "Вывод" через элемент ИЛИ 6 поступает на управляющий вход блока 2 "Запись". При этом на адресных и информационных входах блока 2 присутствуют соответственно адрес с выхода элементов И 23 через элементы ИЛИ 4 и данные с выхода эле- 15 ментов И 9 через элементы ИЛИ 3, следовательно, происходит операция записи выданных 3ВМ 26 данных по необходимому адресу. Одновременно сигнал

"Вывод" с элемента И 14 через элемент ИЛИ 13 поступает на элемент 24 задержки, с выхода которого через время t5 поступает по входу 25 в ЭРМ 26, в результате чего сигнал

"Вывод" устанавливается в "0", снимаются данные с линии 11 и устанавливается высокий уровень "1" на вхо- де 20. В зто время сигнал "Вывод" на входе 16 канала 8 никаких действий не производит, так как он блокируется элементом И 14, на втором входе которого присутствует сигнал "0 с выхода элемента НЕ 22.

Как только на входе 20 канала 7 установится сигнал "1", триггер 19 35 и регистр 17 устанавливаются в "0", поскольку на линии 11 информация отсутствует. На выходе элемента И 21 появляется сигнал "1", на выходе элемента HE 22 — "0", на выходах 4О элемента И 21 и элемента Hr. 22 канала 8 соответственно — "0" и "1".

Сигнал "Вывод" с входа 16 через элемент ИЛИ 6 поступает на управляющий вход блока 2 "Запись", производя 45 операцию записи, и через элемент

ИЛИ 13 — на элемент 24 задержки. Завершение цикла "Вывод" для ЭВМ 27 завершается аналогично описанному для ЭВМ 26. 50

Если во время операции "Запись", выполняющейся со стороны ЭВМ 27, ЭВМ 26 начинает выполнять цикл "Ввод", помещая адрес на линию 11, происходит запоминание адреса в регистре 17, 55 установка в "1" триггера 19 и присутствие сигнала "1" на входе 15.

Данное состояние сохраняется до момента установления триггера 19 канала 8 после окончания цикла "Вывод" в состояние "0", что приводит к разблокированию элемента И-HF. 21 канала 7 и, как следствие, к появлению сигнала "1" на выходе элемента НЕ 22.

Сигнал "Ввод" через элемент И 12 поступает на управляющий вход блока 2

"Считывание", производя считывание информации из блока 2 по заданному адресу, и через элемент ИЛИ 13 и элемент 24 задержки — на вход 25, инициируя тем самым завершение цикла

"Ввод" со стороны ЭВМ 26.

В случае одновременного обращения

ЭВМ 26 и ?7 к устройству 1 сопряжения, т ° е. одновременного помещения адреса на линии 11, происходит установление триггеров 19 в "1", запоминание адресов в регистрах 17 и присутствие сигналов "Ввод" или "В..;вод" на одном из входов соответственно 15 или 16 каналов 7 и 8.

Так как элементы И-НЕ 21 с их взаимными связями представляют собой

RS-триггер, то одновременное поступление на их первые входы сигналов

"1" с триггеров 19 приводит к неопределенному (непредсказуемому) состоянию выходов элементов И-НЕ 21.

Однако это состояние будет одним из двух: на выходе элемента И-НЕ 21 канала 7 присутствует сигнал "0", а на выходе И-НЕ 21 канала 8 — "1", или наоборот. Таким образом, работа устройства 1 сопряжения в дальнейшем происходит аналогично работе, описанной для режима последовательного обращения ЭВМ к устройству сопряжения.

В базовом объекте для выполнения операции ввода-вывода при одновременном обращении к нему двух ЭВМ каждой из них необходимо выполнить следующие операции.

3ВМ захватывающая инициативу, выполняет: а) операцию обращения к каналу с целью проверки состояния семафора; б) операцию непосредственного обмена данными с ЗУ устройства; в) операцию записи в соответствующий бит значения, соответствующего свободному ресурсу.

Другой ЭВМ в этом время необходимо ожидать освобождения ресурса и после этого выполнить две операции, 1 180906 фиг.1

Докучный код

Фиг. 2 аналогичные описанным для перв< и ЭВИ (., P> ), т.е. число операций обращения к каналу для выполнения одного обращения к ЗУ устройства равно 5.

В предлагаемом устройстве для сопряжения в аналогичном случае другой

ЭВК необходимо выполнить для одного обращения к ЗУ устройства 1 пять операций обращения к каналу, поскольку запись адресов от обеих ЭВМ происходит параллельно и только информационная часть выполнения цикла, которая составляет половину всего цикла, для каждой ЭВМ происходит последовательно. Таким образом, быстродействие предлагаемого устройства в срав— ненни с базовым объектом увеличивает1О ся в три раза.

1180906

Фиг.3 8"! 2Zб

zo

Z5

ЭВИ 27

21

22

Фиг. 9

Составитель С.Пестмал

Редактор Т.Кугрышева Техред С.Мигунова Корректор В.Гирняк

Заказ 5927/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППЛ "Патент", г.ужгород, ул.Проектная, 4