Устройство для сопряжения процессоров в мультипроцессорной системе

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В МУЛЬТИПРОЦЕССОРНОЙ СИСТЕМЕ, содержащее блок двунаправленных приемопередатчиков управляющих сигналов, блок двунаправленных приемопередатчиков информации, блок двунаправленных приемопередатчиков адреса, блок фиксации направления обмена, блок прерывания, дешифратор адреса внутренней магистрали и три регистра, причем информационный вход-выход блока двунаправленных приемопередатчиков информации соединен с шиной данных обш.ей магистрали системы, информационный вход-выход блока двунаправленных приемо-передатчиков адреса соединен с адресной шиной общей магистрали системы, первый, второй, третий и четвертый входы-выходы блока двунаправленных приемопередатчиков управляющих сигналов соединены с шинами чтения, ввода, записи и вывода общей магистрали системы соответственно, разрешающий вход блока фиксации направления обмена соединен с шиной приоритета общей магистрали системы , первый выход блока фиксации направления обмена соединен с шиной приоритета общей магистрали системы, первый и второй выходы блока прерываний подключены к первой и второй шинам запроса прерывания внутренней магистрали процессора, информационные выходы блоков двунаправленных приемопередатчиков управляющих сигналов, информации и адреса подключены к шике данных внутренней магистрали процессора , информационный вход дешифратора адреса внутренней магистрали подключен к адресной шине внутренней магистрали процессора , первый н второй выходы дешифратора адреса внутренней магистрали подключены к шине завершения операции внутренней магистрали и запрета запоминающего устройства на внутренней магистрали процессора соответственно, при этом второй выход блока фиксации направления обмена соединен с входом выбора направления блока двунаправленных приемопередатчиков управляющих сигналов, первый, второй , третий и четвертый информационный входы которого соединены с первым, вторым , третьим и четвертым информационны ми выходами первого регистра соответственно , пятый информационный выход которого (Л соединен с входом требования доступа блока фиксации направления обмена, третий выход которого соединен с входом выбора направления блока двунаправленных приемопередатчиков адреса, информационный вход которого соединен с информационным выходом второго регистра, информационный вход которого соединен с первым иноо формационным входо.м блока прерываний, 00 информационными входами первого и треть его регистров и подключен к шине данных NU внутренней магистрали процессора, группа выходов дешифратора адреса внутренней магистрали соединена с соответствующими стробирующими входами первого, второго, третьего регистров и блока прерываний, информационный выход третьего регистра соединен с информационным входом блока двунаправленных приемопередатчиков информации , отличающееся тем, что, с целью повышения производительности и увеличения срока службы, в него введены блок однонаправленных приемопередатчиков информации , триггер, счетчик, генератор импульсов , элемент задержки, узел формирования потенциала, два усилителя сигналов.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК аИ4 G06F 1318

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3761747/24-24 (22) 28.06.84 (46) 30.10.85. Бюл. № 40 (72) В. П. Молоков и В. И. Митьковский (71) Специальное проектное конструкторское бюро промышленной автоматики (53) 681.327.7 (088.8) (56) Патент Японии № 51-37745, кл. 97(7)

ВО, 1974.

Авторское свидетельство СССР № 748402, кл. G 06 F 3/04, 1978. (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В МУЛЬТИПРОЦЕССОРНОЙ СИСТЕМЕ, содержащее блок двунаправленных приемопередатчиков управляющих сигналов, блок двунаправленных приемопередатчиков информации, блок двунаправленных приемопередатчиков адреса, блок фиксации направления обмена, блок прерывания, дешифратор адреса внутренней магистрали и три регистра, причем информационный вход-выход блока двунаправленных приемопередатчиков информации соединен с шиной данных общей магистрали системы, информационный вход-выход блока двунаправленных приемо-передатчиков адреса соединен с адресной шиной общей магистрали системы, первый, второй, третий и четвертый входы-выходы блока двунаправленных приемопередатчиков управляющих сигналов соединены с шинами чтения, ввода, записи и вывода общей магистрали системы соответственно, разрешающий вход блока фиксации направления обмена соединен с шиной приоритета общей магистрали системы, первый выход блока фиксации направления обмена соединен с шиной приоритета общей магистрали системы, первый и второй выходы блока прерываний подключены к первой и второй шинам запроса прерывания внутренней магистрали процессора, информационные выходы блоков двунаправленных приемопередатчиков управляющих сигналов, информации и адреса подключены

ÄÄSUÄÄ 1188747 A к шине данных внутренней магистрали процессора, информационный вход дешифратора адреса внутренней магистрали подключен к адресной шине внутренней магистрали процессора, первый и второй выходы дешифратора адреса внутренней магистрали подключены к шине завершения операции внутренней магистрали и запрета запоминаю щего устройства на внутренней магистрали процессора соответственно, при этом второй выход блока фиксации направления обмена соединен с входом выбора направления блока двунаправленных приемопередатчиков управляющих сигналов, первый, второй, третий и четвертый информационный входы которого соединены с первым, вторым, третьим и четвертым информационными выходами первого регистра соответственно, пятый информационный выход которого соединен с входом требования доступа блока фиксации направления обмена, третий выход которого соединен с входом выбора направления блока двунаправленных приемопередатчиков адреса, информационный вход которого соединен с информационным выходом второго регистра, информационный вход которого соединен с первым информационным входом блока прерываний, информационными входами первого и третьего регистров и подключен к шине данных внутренней магистрали процессора, группа выходов дешифратора адреса внутренней магистрали соединена с соответствующими стробирующими входами первого, второго, третьего регистров и блока прерываний, информационный выход третьего регистра соединен с информационным входом блока двунаправленных приемопередатчиков информации, отличающееся тем, что, с целью повышения производительности и увеличения срока службы, в него введены блок однонаправленных приемопередатчиков информации, триггер, счетчик, генератор импульсов, элемент задержки, узел формирования потенциала, два усилителя сигналов, 1188747 элемент И, элемент НŠ— И вЂ” НЕ, четыре элемента НŠ— ИЛИ вЂ” НЕ, элемент НŠ— ИЛИ, причем первый, второй, третий и четвертый входы элемента НŠ— ИЛИ подключены к шинам чтения, ввода, записи и вывода внутренней магистрали процессора, выход триггера подключен к третьей шине запроса прерывания внутренней магистрали процессора, выход счетчика соединен с установочными входами первого, второго, третьего регистров и блока прерывания и с установочной шиной внутренней магистрали процессора, первый вход элемента И подключен к тактовой шине внутренней магистрали процессора, второй вход — к шине блокировки тактового сигнала общей магистрали системы, а выход — к тактовому входу блока фиксации направления обмена и тактовой шине общей магистрали системы, первый вход блока однонаправленных приемопередатчиков информации соединен с вторым информационным входом блока прерываний и шиной запроса прерываний общей магистрали системы, второй вход — с третьим информационным входом блока прерываний и шиной запроса прерывания резервной магистрали системы, .третий вход с шиной завершения операции общей магистрали системы, четвертый вход — с выходами завершения операции всех остальных устройств сопряжения системы, пятый вход — с шиной завершения операции резервной магистрали системы, шестой вход— с шиной данных резервной магистрали системы, седьмой вход — с шиной адреса резервной магистрали системы, восьмой вход— с шиной команд резервной магистрали системы, выход первого усилителя сигналов соединен с входом завершения операции всех остальных устройств сопряжения системы, выход второго усилителя сигналов является выходом запроса прерывания устройства, выход узла формирования потенциала соединен с шиной блокировки тактового сигнала общей магистрали системы, при этом группа выходов блока однонаправленных приемо1

Изобретение относится к вычислительной технике и может быть использовано для сопряжения между процессорами в мультимикропроцессорной системе, в которой взаимосвязь устройств осуществляется через интерфейс И41.

Цель изобретения — повышение производительности и увеличение срока службы.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — структурная передатчиков информации подсоединена к шине данных внутренней магистрали процессора, первый, второй управляющие входы дешифратора адреса внутренней магистрали соединены с первым и третьим входами элемента НŠ— ИЛИ соответственно, выход которого соединен с входом элемента задержки, первый выход которого подсоединен к шине завершения операции внутренней магистрали процессора, второй выход элемента задержки соединен с единичным входом триггера, первые входы первого, второго и третьего элементов НŠ— ИЛИ вЂ” НЕ, установочный вход счетчика, нулевой вход триггера и разрешающие входы блока однонаправленных приемопередатчиков информации соединены с соответствующими выходами группы выходов дешифратора адреса внутренней магистрали, второй вход первого элемента НŠ— ИЛИ вЂ” НЕ соединен с вторым выходом блока фиксации направления обмена, а выход — с разрешающим входом блока двунаправленных приемопередатчиков управляющих сигналов, третий выход блока фиксации направления обмена соединен с первым входом элемента НЕ—

И вЂ” НЕ и вторым входом второго элемента

НŠ— ИЛИ вЂ” НЕ, выход которого соединен с разрешающим входом блока двунаправленных приемопередатчиков адреса, разрешающий вход блока двунаправленных приемопередатчиков информации соединен с выходом третьего элемента НŠ— ИЛИ вЂ” НЕ, второй вход которого соединен с входом выбора направления блока двунаправленных приемопередатчиков информации и выходом элемента НŠ— И вЂ” НЕ, второй вход которого соединен с выходом четвертого элемента НŠ— ИЛИ вЂ” НЕ, первый и второй входы которого соединены соответственно с третьим и четвертым выходами первого регистра, шестой и седьмой выходы которого соединены с входами первого и второго усилителя сигналов соответственно, выход генератора импульсов соединен со счетным входом счетчика.

2 схема мультимикропроцессорной системы, в которой используется предлагаемое устройство для сопряжения; на фиг. 3 и 4— временные диаграммы обмена информацией на магистралях; на фиг. 5 — функциональная схема блока фиксации направления обмена; на фиг. 6 — функциональная схема блока формирования прерываний.

Устройство содержит блок 1 двунаправленных приемопередатчиков информации, 1188747 шину 2 данных общей магистрали, блок 3 двунаправленных приемопередатчиков адреса, шину 4 адреса общей магистрали, блок 5 двунаправленных приемопередатчиков управляющих сигналов, шины команды чтения

6, команды ввода 7, команды записи 8 и команды вывода 9 общей магистрали, третий

10, второй 11 и первый регистры 12, первый

13 и второй 14 усилители сигналов, выход 15 завершения операции, выход 16 запроса прерывания, узел 17 формирования потенциала, выход 18 блокировки тактового сигнала общей магистрали, дешифратор

19 адреса внутренней магистрали, шины 20 адреса внутренней магистрали, шины команды 21 чтения и команды записи 22 внутренней магистрали, элемент НŠ— ИЛИ 23, шины команды ввода 24 и команды вывода 25 внутренней магистрали, элемент

26 задержки, триггер 27, шину 28 третьего запроса прерываний внутренней магистрали, генератор 29 импульсов, счетчик 30, шину 31 установки в исходное состояние, блок 32 прерывания, шины ЗЗ и 34 первого и второго запроса прерываний внутренней магистрали соответственно, элемент И 35, тактовую шину 36 внутренней магистрали, шину

37 блокировки тактового сигнала общей магистрали, тактовую шину 38 общей магистрали, первый 39, второй 40, четвертый 41 и третий 42 элементы НŠ— ИЛИ вЂ” НЕ соответственно, блок 43 фиксации направления обмена, входную шину 44 сигнала приоритета общей магистрали, выходную шину

45 сигнала приоритета общей магистрали, элемент НŠ— И вЂ” НЕ 46, блок 47 однонаправленных приемопередатчиков информации, шину 48 данных внутренней магистрали, шину 49 завершения операции внутренней магистрали, группу выходов 50 и 51 дешифратора адреса внутренней магистрали шину 52 запрета запоминающего устройства на внутренней магистрали, шину 53 запросов прерывания общей магистрали, шину 54 запросов прерывания резервной магистрали, шину 55 завершения операции общей магистрали, шину 56 завершения операции от всех остальных устройств сопряжения системы, шину 57 завершения операции резервной магистрали, шину 58 данных резервной магистрали, шину 59 резервной магистрали и шину 60 команд резервной м агистрали.

Основной задачей устройства является соп ряжение п роцессора, подключенного к внутренней магистрали, с общей и резервной магистралями мультипроцессорной системы. Через устройства сопряжения процессор может управлять информацией на шинах адреса, данных, команд основной магистрали или анализировать эту информацию, а также анализировать состояние шин адреса, данных, команд резервной магистрали. Кроме того, устройство сопряжения

55 формирует и анализирует другие сигналы внутренней, общей и резервной магистралей системы, необходимые для создания многопроцессорной системы. Резервная магистраль, как и общая магистраль, является внешней, относительно устройства сопряжения.

В мультимикропроцессорной системе (фиг. 2) использовано три устройства 61—

63 для сопряжения и запоминающее устройство 64. Внешние устройства 65 и 66 одинаковы и подключены к одному и тому же каналу 67 информации, т. е. внешние устройства 65 и 66 дублируют друг друга.

Внутренними магистралями устройств 61, 62 и 63 сопряжения являются соответственно шины 68 — 69, 70 — 7! и 72 — 73. Для устройств сопряжения 61 и 62 общая магистраль состоит из шин 53 запросов прерываний, шины 55 завершения операции и шин 74, включающих в себя шины 2 данных, шины 4 адреса, шины 6 — 9 команд общей магистрали. Для устройства 63 эти шины одинаковы по назначению и подключены к резервной магистрали, состоящей из шин 54 запросов прерываний, шины 57 завершения операции и шин 75, включающих в себя шины 58 данных, шины 59 адреса, шины 60 команд резервной магистрали. И наоборот, шины, являющиеся общей магистралью для устройства 63, являются резервной магистралью для устройств 61 и 62. Этим достигается то, что любое устройство сопряжения при неправильной работе процессора может исказить информацию только в одной внешней магистрали, так как на другой внешней магистрали оно только анализирует информацию. Внешние и внутренние магистрали мультипроцессорной системы имеют структуру шин и временные последовательности интерфейса И41. Этот интерфейс предусматривает асинхронный принцип связи между активным и ведомым устройством, что позволяет осуществлять обмен с устройствами любого быстродействия.

Активное устройство (процессор) при выдаче информации (фиг. 3) в ведомое уст ройство (устройство ввода-вывода или запоминающее устройство) выставляет информацию на шины адреса и данных и с некоторой задержкой формирует сигнал команды на шине записи или вывода и переходит в ожидание сигнала завершения операции (фиг. 3). После выполнения предписанной ему функции ведомое устройство отвечает сигналом завершения операции. Процессор снимает сигнал команды и с некоторой задержкой снимает информацию с шин адреса и данных, в ответ на это ведомое устройство снимает сигнал завершения операциии.

При приеме информации активным устройством (фиг. 4) оно выставляет адресную информацию и сигнал команды на шине чтения или ввода.

1188747

Перед выдачей сигнала завершения операции ведомое устройство выставляет информацию на шины данных. После приема информации с шин данных активное устройство снимает сигнал команды и с некоторой задержкой информацию с шин адреса, в ответ на это ведомое устройство снимает сигнал завершения операции и информацию с шин данных. Кроме того, некоторые внешние устройства могут запрашивать обмен информацией с процессором, формируя 10 сигналы запросов прерываний, которые снимаются после удовлетворения причины запроса (осуществление вывода на устройство или ввода с него информации).

Активное устройство может управлять обменом только после получения им по определенному закону доступа к магистрали с использованием тактового сигнала магистрали.

Запоминающее устройство 64 (фиг. 2) подключается к внешней магистрали через 20 адресные шины 4, шины 2 данных, шину 6 команды чтения, шину 8 команды записи и шину 55 завершения операции. Внешние устройства 65 и 66 подключаются к внешним магистралям через шины 4 адреса, шины 2 данных, шины 7 и 9 ввода и вывода команд, шину 55 завершения операции и шину 76. Внешнее устройство 66 подключается к внешней магистрали, которая является резервной для устройств 61 и 62 и общей для устройства 63.

В мультипроцессорной системе (фиг. 2) осуществляется следующий режим работы.

Пусть процессор, подключенный к внутренней магистрали устройства 61, является главным, а процессоры, подключенные к внутренним магистралям устройств 62 — 63 подчиненными. Процессоры однотипны, т. е. выполнены на базе одного и того же микропроцессорного набора (например К580) и имеют примерно одинаковое быстродействие. Каждый процессор имеет собственное запоминающее устройство, подключенное к 40 внутренней магистрали, и может иметь внешние устройства, также подключенные к внутренней магистрали.

Главный процессор производит обмен данными с устройствами 65 и 66, управляя информацией через устройство 61 для сопряжения на общей для него магистрали 74.

Подчиненные процессоры контролируют работу главного процессора путем приема через свои устройства для сопряжения состояния внешней магистрали, по которой производит обмен главный процессор. Подчиненный процессор, подключенный к внутренним магистралям 70 и 71, производит анализ общей магистрали устройства 62 для сопряжения, а подчиненный процессор, подключенный к внутренним магистралям 72 и 73,— анализ резервной магистрали устройства 63 для сопряжения. Управление информацией на общей магистрали и анализ общей или резервной магистрали достигается тем, что шины адреса, данных, команд и запросов прерываний и завершения операций внешних магистралей доступны процессору через устройство для сопряжения как содержимое ячеек запоминающего усройства, подключенного к внутренней магистрали, в которое он может записывать любую информацию или считывать и анализировать информацию. Все три процессора выполняют одинаковые программы, отличающиеся только теми частями, которые осуществляют взаимодействие с устройствами, подключенными к внешним магистралям.

Таким образом, главный процессор через свое устройство для сопряжения осуществляет такое взаимодействие с устройством, подключенным к его общей магистрали, которого ожидают подчиненные процессоры.

При выполнении именно того обмена, который ожидают подчиненные процессоры, они управляют формированием сигнала завершения операции на выходе 15 соответствуюгцих им устройств для сопряжений, который поступает в устройство 61 для сопряжения на входы 56. Главный процессор одновременно с анализом сигнала завершения операции на шине 55 производит анализ сигналов на входах 56 завершения операции и делает заключение о верной работе всей системы только при получении всех этих сигналов. Таким образом, при каждом обмене с устройством, подключенным к внешней магистрали, происходит проверка правильности работы многопроцессорной системы и синхронизация вычислительных процессов во всех процессорах.

В случае необходимости каждый процессор может вызвать прерывание системы, сформировав сигнал запроса прерывания на выходе 16 устройства для сопряжения. Этот сигнал поступает в устройства для сопряжения на шины 53 как один из сигналов запросов общей магистрали, или на шины

54 как один из сигналов запросов резервной магистрали.

В процессе работы место главного процессора может быть изменено, например, при выходе из строя процессора, подключенного к устройству 6! для сопряжения, функции главного процессора может выполнять процессор, подключенный к устройству 62 для сопряжения, исключив из анализа сигнал завершения операции, формирующийся устройством 61.

При выходе из строя основной магистрали устройств 61 и 62 для сопряжения или внешнего устройства 65 вычислительный процесс может продолжиться с использованием внешнего устройства 66, когда функции главного выполняет процессор, подключенный к устройству 63 для сопряжения.

Устройство для сопряжения работает следующим образом.

1188747

Для управления информацией и анализа информации на внешних магистралях процессор, подключенный к внутренней магистрали устройства для сопряжения, обращается к регистрам 10 — 12, блоку 32 формирования прерываний, блокам 1, 3 и 5, двунаправленным приемопередатчикам информации, адреса и управляющих сигналов и блоку 47 однонаправленных приемопередатчиков информации как к ячейкам своего запоминающего устройства. Если происходит обращение к какому-либо указанному блоку, относящемуся к устройству для сопряжения, то в соответствии с состоянием шин 20 адреса и шины 21 команды чтения или шины 22 команды записи дешифратор 19 формирует нулевой уровень сигнала на одном из группы выходов 50. и 51. Одновременно при наличии на шинах

20 адреса, относящегося к устройству для сопряжения, во внутреннюю магистраль с второго выхода дешифратора 19 через шину

52 формируется сигнал, запрещающий работу запоминающих устройств, подключенных к внутренней магистрали.

В исходное состояние регистры устройства для сопряжения переходят под действием импульса сигнала установки в исходное состояние, поступающего с шины 31, причем в исходном состоянии выходы регистров 10 — 12 имеют единичные уровни сигналов.

Для управления шинами 4 адресов и шинами 2 данных общей магистрали процессор заносит информацию в регистры 11 и 10.

Под действием соответствующих стробов с выходов дешифратора 19 в регистр 11 или в регистр 10 с шин 48 данных внутренней магистрали заносится информация, которая поступает на первые входы блоков двунаправленных приемопередатчиков 3 и 1.

Для управления шинами команд и для получения доступа к общей магистрали процессор заносит информацию в регистр 12, при этом устанавливаются в нулевое состояние один из выходов с первого по четвертый и пятый выход этого регистра. По нулевому уровню сигнала, поступающего на вход требования доступа блока 43 фиксации направления обмена, с пятого выхода регистра 12 (сигнал требования доступа устройства для сопряжения к магистрали) при наличии разрешающего уровня на входе 44 сигнала приоритета и тактового сигнала общей магистрали на шине 38 блок 43 фиксации направления обмена формирует запрещающий уровень выходного сигнала приоритета общей магистрали на выходе 45 и нулевые уровни сигналов на своих втором и третьем выходах. Сигнал на третьем выходе блока 43 формируется для передачи в общую магистраль информации адреса и данных. Сигнал на втором выходе блока

43 формируется для передачи в общую магистраль информации на шины 6 — 9 ко5

55 манд, поэтому нулевой уровень этого сигнала формируется позже, а при снятии требования доступа к магистрали снимается раньше, чем нулевой уровень сигнала на третьем выходе.

Для более полного представления работы предлагаемого устройства рассмотрим работу блока 43 фиксации направления обмена.

В исходном состоянии на вход 77 требования доступа блока фиксации направления обмена 43 поступает единичный уровень сигнала, вследствие чего триггер 78 установлен в единичное состояние, а триггеры 79 и 80 — в нулевое, при этом на выходах логических элементов И вЂ” НЕ 81 и

НŠ— ИЛИ вЂ” НЕ 82 формируются единичные уровни сигналов. Выходы 83 и 84 являются соответственно вторым и третьим выходами блока 43. Шина 85 является шиной занятости магистрали и нулевой уровень сигнала на этой шине говорит о том, что какое-либо активное устройство получило доступ к магистрали.

Единичный уровень сигнала на входе 44 сигнала приоритета (вход разрешения блока 43) свидетельствует о требовании доступа к магистрали более приоритетным устройством.

По нулевому уровню сигнала требования доступа к магистрали на D-входе триггера 78 и по переднему фронту тактового сигнала на шине 38 (тактовый вход блока 43) на его нулевом выходе устанавливается сигнал единичного уровня. При отсутствии занятости магистрали и требования более приоритетного устройства на все три входа элемента И 86 поступают единичные уровни сигналов с нулевого выхода триггера 78, с выхода элемента НЕ 87 и с шины 85.

По следующему переднему фронту тактового сигнала устанавливается в единичное состояние триггер 79, при этом на третьем выходе 84 формируется нулевой уровень сигнала. Нулевой уровень сигнала формируется также элементом НЕ 89 на шине 85.

Элемент 89 имеет выход типа с открытым коллектором или с третьим состоянием, что допускает объединение выходов подобных элементов во всех блоках фиксации направления обмена активных устройств шиной 85. После установки триггера 79 следующим тактовым сигналом установится в единичное состояние триггер 80 и совпадение единичных сигналов на входах элемента И вЂ” НЕ 81 дает нулевой уровень сигнала на выходе 83, который задержится относительно нулевого уровня сигнала на выходе 84 на время одного периода тактового сигнала. После выполнения обмена по магистрали íà D-входе триггера 78 сформируется единичный уровень сигнала, по тактовому сигналу на его нулевом выходе формируется нулевой сигнал и далее с интервалом :в один период сбрасываются

1188747

10 в ноль сначала триггер 79, а затем триггер

80. Следовательно, сначала единичный уровень сигнала сформируется на выходе 83, а затем через время одного периода тактового сигнала на выходе 84.

Единичный уровень на выходе 45 сигнала приоритета (первый выход блока 43) формирующийся на выходе элемента ИЛИ 88> поступает в блоки фиксации направления обмена других устройств как сигнал запрещения доступа к магистрали менее приоритетных устройств.

Блоки двунаправленных приемопередатчиков информации предназначены для выдачи информации с соответствующих им регистров на шины внешней магистрали, а также для коммутации информации с шин внешней магистрали на шины данных внутренней магистрали. Такие блоки двунаправленной передачи информации общеизвестны, например, ИС К589АП16 или К589АП26.

Единичный уровень сигнала на входе Е запрещает передачу информации через магистральный элемент в любом нап равлении. В этом случае информационные выходы и информационные входы-выходы блоков находятся в высокоимпедансном (высокоомном, третьем) состоянии, т. е. не влияют на состояние подключенных к ним шин.

При нулевых сигналах на входах Е и Ео происходит передача данных с информационных входов на входы-выходы элемента, а информационные выходы находятся в это время в высокоимпедансном состоянии. При нулевом сигнале на вход Fi и единичном на входе Ео происходит передача данных с информационных входов-выходов на информационные выходы. Следовательно, по нулевому уровню сигнала с третьего выхода блока 43 блок 3 двунаправленной передачи адресной информации включается на передачу информации с выходов регистра 11 на шины адреса общей магистрали 4.

Блок 3 двунаправленных приемопередатчиков адреса работает одинаково при выдаче и при приеме информации с устройств, подключенных к общей магистрали.

Работа блока 1 двунаправленных приемопередатчиков информации зависит от типа обмена. По нулевому уровню сигнала с третьего выхода блока 43 блок 1 двунаправленных приемопередатчиков информации включается на передачу информации на шины 2 данных общей магистрали только в режимах записи или вывода на устройства общей магистрали, что соответствует нулевым уровням сигналов на третьем или четвертом выходах регистра 12. В этом случае совпадение нулевых уровней сигналов на входах элемента НŠ— И вЂ” НЕ 46 дает нулевой уровень сигнала на его выходе и нулевой уровень на управляющих входах блока 1. В режимах чтения или ввода с устройств общей магистрали единич5 о

55 ный уровень сигнала на выходе НŠ— ИЛИ—

НЕ 41 не разрешает включение блока 1 двунаправленных приемопередатчиков информации и он не влияет на состояние шин 2 данных общей магистрали.

По нулевому уровню сигнала на втором выходе блока 43 на управляющих входах блока 5 двунаправленных приемопередатчиков управляющих сигналов формируются нулевые уровни сигналов и он включается на передачу информации на шины команд общей магистрали, причем информация на шинах, подключенных к первому, второму, третьему и четвертому входам-выходам блока 5 соответствует информации на первом, втором, третьем и четвертом выходах регистра 12. Следовательно, через блоки двунаправленных приемопередатчиков устройство 61 формирует информацию на шинах общей магистрали 74, в соответствии с которой устройство 64 или 65 должно выполнить предписанную ему функцию и ответить сигналом завершения операции, который по шине 55 поступает на третий вход блока 47 однонаправленных приемопередатчиков информации. Выходы этого блока, подключенные к шинам 48 данных внутренней магистрали при единичных уровнях на управляюгцих входах (входы Е ), находятся в высокоимпедансном состоянии.

При формировании нулевого уровня строба на входах Е открываются соответствующие им выходы блока 47 и информация с первых — шестых входов поступает на шины 48 данных внутренней магистрали.

Следует отметить, что количество сигналов на первых †шест входах блока 47 значительно превышает количество шин 48 данных внутренней магистрали, поэтому блок 47 однонаправленных приемопередатчиков информации состоит из нескольких однотипных блоков, имеющих разрядность, соответствующую числу шин 48 данных внутренней магистрали, выбираемых с помощью стробов на выходах 50 и 51. С помощью устройства для сопряжения сигнал завершения операции на шине 55 доступен процессору как бит определенной ячейки запоминающего устройства, анализируя который, процессор получает сведения о выполнении устройством 64 или 65 предписанной функции.

Если производится прием данных с устройств 64 и 65, то процессор, подключенный к внутренней магистрали, формирует адрес блока 1 двунаправленных приемопередатчиков информации и нулевой уровень сигнала команды чтения на шине 21. В соответствии с этим формируется нулевой уровень сигнала на первом входе элемента НŠ— ИЛИ вЂ” НЕ 42. Сигнал нулевого уровня поступает только на вход разрешения (вход Ei) блока 1, так как в этом режиме на третьем и четвертом выходах регистра 12 находятся единичные сигналы и на выходе элемента HE — И вЂ” НЕ 46 фор! 188747

12 мируется единичный сигнал. Информация с шин данных общей магистрали поступает на шины данных внутренней магистрали и восп рини мается процессором.

Окончание обмена информацией с устройствами 64 и 65 главный процессор может выполнить в том случае, если подчиненные процессоры через свои устройства для сопряжения сформируют сигналы на четвертых входах блока 47 устройства для сопряжения главного процессора, т. е. сформируют сигналы завершения операций от аналогичных устройств сопряжений на входах 56. Подчиненные процессоры не имеют доступ к общей магистрали через блок 43 фиксации направления обмена, а для получения информации о состоянии внешней магистрали, через которую ведет обмен главный процессор, используют команды чтения запоминающего устройства по адресам, соответствующим адресам блоков 1, 3, 5 и 47.

Подчиненный процессор не формирует нулевой уровень на пятом выходе регистра 12 командной информации, на втором и третьем выходах блока 43 сигналы также имеют единичный уровень, что обусловливает формирование единичных сигналов на входах

Е блоков 3, 1 и 5 двунаправленных приемопередатчиков.

Включение этих блоков для передачи информации на внутренние шины 48 данных с общей магистрали осуществляется при формировании сигналов нулевого уровня стробов, поступающих на первые входы элементов НŠ— ИЛИ вЂ” НЕ 40, 42 и 39. Выполнив подпрограмму, следующую за последним обменом по общей магистрали, подчиненный процессор, подключенный к устройству для сопряжения 62, переходит на подпрограмму анализа информации общей магистрали. При этом он принимает информацию с шин адреса 4, т. е. выполняет чтение из ячейки запоминающего устройства соответствующей блоку 3, и сравнивает ее с адресом того устройства, обмен с которым должен вестись согласно его собственному алгоритму.

Таким же образом анализируются шины команд общей магистрали, т. е. совпадает ли тип обмена на общей магистрали (запись, чтение, ввод или вывод) с типом обмена согласно алгоритму подчиненного процессора. При отсутствии совпадения производится новый цикл опроса состояния общей магистраЛи и сравнение. Одновременно уменьшается программный счетчик допустимого числа циклов опроса, определяющий максимально допустимое рассогласование главного и подчиненного процессоров.

Аналогично работает и подчиненный процессор, подключенный к устройству 63 для сопряжения, только он анализирует информацию на резервной для него магистрали.

При совпадении адреса и типа обмена производится анализ сигнала завершения

5 !

О

55 операции от ведомого устройства и анализ шин данных общей магистрали главного процессора (режим, запись или вывод) или прием информации с этих шин данных (режим, чтение или ввод). После этого каждый подчиненный процессор устанавливает нулевой уровень сигнала на шестом выходе регистра 12 своего устройства для сопряжения, по которому на выходе усилителя 13 формируется сигнал завершения операции устройства для сопряжения на выходе 15. Главный процессор, получив сигналы завершения от устройства, с которым он производит обмен, и от подчиненных процессоров, совершает окончание обмена путем установки в единичное состояние первых-пятых выходов регистра 12.

Для обеспечения возможности работы по прерываниям устройство для сопряжения содержит блок 32 прерывания, а также шины 53 и 54 запросов прерываний внешних магистралей и шины 28, ЗЗ и 34, запросов прерываний внутренней магистрали.

На второй и третий входы блока 32 прерывания поступают сигналы запросов прерываний внешних магистралей, по которым на выходах этого блока формируются первый и второй сигналы запросов прерываний внутренней магистрали. После выполнения сброса через сигнал установки в исходное состояние, поступающий на вход сброса блока 32, этот блок не реагирует на сигналы запросов прерываний. Через шины данных 48 по нулевому уровню соответствующего строба на его стробнрующем входе в блок 32 заносится код разрешения прерываний, который разрешает формирование сигналов запросов прерываний на шинах 33 и 34 по разрешенным входным сигналам, Сигнал запроса прерывания внутренней магистрали на шине 33 формируется по запросам от внешних устройств внешних магистралей, а сигнал запроса на шине 34 формируется по запросам от устройств для сопряжения, причем сигнал запроса на шине 34 имеет более высокий п риоритет для процессора, подключенного к внутренней магистрали. По восприятии сигналов запросов прерываний с шины 33 или с шины 34 процессор может точно определить сигнал запроса прерывания основной или резервной магистрали, вызвавши и п реры вание, оп росив через блок 47 состояние его первого и второго входов, т. е. сигналы на шинах 53 и 54.

Входы 90 и 91 соответствуют шинам 53 запросов прерываний общей магистрали, входы 92 и 93 соответствуют шинам 54 запросов прерываний резервной магистрали, причем наличию запросов прерываний соответствуют нулевые уровни сигнала на входах 90 — 93. Под действием сигнала на шине 31 установки в исходное состояние выходы регистра 94 кода прерывания устанавливаются в единичное состояние и за1188747

13

14 п реща ют п рохождение сигналов запросов пре рываний через элементы НŠ— И 95 — 98. На входы элементов НŠ— И 95 и 96 поступают запросы от устройств для сопряжения, а на входы элементов НŠ— И 97 и 98 поступают запросы от внешних устройств, подключенных к внешним магистралям.

Вход 99 соответствует одному из выходов

50 — 51 стробов дешифратора 19. По занесению кода разрешения прерываний нулевые уровни разрешающих сигналов поступают на входы некоторых элементов НŠ— И и по

10 сигналам на входах этих элементов на выходах элементов ИЛИ 100 и 101 формируются сигналы запросов прерываний внутренней магистрали на шинах ЗЗ и 34.

Сигнал запроса прерывания устройства для сопряжения на выходе 16 формируется по сигналу на седьмом выходе регистра 12

15 при вызванном одним процессором изменении последовательности команд в других процессорах для обмена информацией между ними. Этот сигнал используют, например, подчиненные процессоры для прерывания главного при обнулении счетчика допустимого числа циклов опроса во время ожидания обмена по внешней магистрали. Об25 мен между процессорами осуществляется через устройство для сопряжения по такому же принципу, как и с внешними устройствами, т. е. каждому процессору присвоен адрес и, хотя он не имеет дешифратора адреса со стороны внешних магистралей, способен определить относящийся к нему адрес программными средствами после опроса шин адреса внешней магистрали. В соответствии с типом обмена подчиненный процессор выполняет обмен информацией, ответив по выполнении предписанной ему функции сигналом завершения операции устройства для сопряжения на выходе 15.

Таким образом, осуществление взаимоЗо

35 деиствия с внешними магистралями как рез внешнюю магистраль. Устройства 64 — 66, подключаемые к внешним магистралям, не требуют никаких дополнительных затрат по согласованию с магистралью. Хотя процесс выполнения одного цикла обмена по внешней магистрали из-за программной установки и анализа информации на ней зна55 с ячейками запоминающего устройства, ис- 40 пользование сигналов запросов прерываний устройств для сопряжения, подключенных к входам сигналов запросов прерываний внешних магистралей, использование сигналов завершения операций устройств для сопряжений, позволяет осуществлять процессорам многопроцессорной системы одновременный обмен с одними и теми же устройствами внешних магистралей, программно контролировать временные параметры этого обмена, синхронизировать процессы в главном и подчиненном процессорах, осуществлять обмен информацией между процессорами чечительно длительнее, но вследствие возможности работы интерфейса И41 с устройствами любого быстродействия, устройства, подключаемые к в нутренним магистралям, могут быть подключены к какой-либо внешней магистрали без всяких изменений.

Возможность выдачи на внешнюю магистраль любой информации через одно устройство для сопряжения, а прием информации через другое, позволяет процессорам без участия обслуживающего персонала тестировать внешние магистрали.

Подключение устройств для сопряжения к разным концам внешней магистрали позволяет проверить всю ее протяженность и в случае неисправности перейти к работе на другой внешней магистрали.

Кроме того, устройство для сопряжения содержит средства по формированию тактового сигнала общей магистрали.

Интерфейс И41 предусматривает наличие синхронизирующего тактового сигнала. Тактовый сигнал имеет каждая внутренняя магистраль, поэтому необходимо предусмотреть схемы, разрешающие прохождение во внешнюю магистраль только одного тактового сигнала. С точки зрения сохранения взаимозаменяемости устройств для сопряжения их схемы формирования тактового сигнала выполнены идентичными и представляют собой элемент И 35, на первый вход которого поступает тактовый сигнал внутренней магистрали с входа 36, а на его вторы входы поступают входные сигналы блокировки тактового сигнала общей магистрали со входов 37, являющиеся сигналами блокировки тактового сигнала на выходе

18 от других более приоритетных по месту включения устройств для сопряжения. Выходной сигнал блокировки тактового сигнала общей магистрали на выходе 18 постоянно формируется узлом 17 и с помощью монтажа подключается к одному из входов 37 менее приоритетных устройств. При отключении от общей магистрали самого приоритетного устройства для сопряжения формирование тактовых сигналов осуществляет следующее по приоритету.

Для контроля работы процессора, подключенного к внутренней магистрали, устройство для сопряжения имеет две группы элементов. Первая группа, в которую входят элемент НŠ— ИЛИ 23, элемент 26 задержки и триггер 27, определяет допустимое время обмена между активным ч ведомым устройством по внутренней магистрали. Типичными случаями передержки магистрали могут быть неисправность ведомого устройства внутренней магистрали, неисправность внутренней магистрали, обращение к несуществующему устройству. В этих случаях сигнал завершения операции сформироваться не может, процессор остается в режиме ожидания, т.е. не способен продолжать работу.

1188747

При переходе процессора в режим ожидания сигнала завершения операции от ведомого устройства, процессор не изменяет состояние тех шин внутренней магистрали, которыми он управляет в данном цикле обмена. При наличии сигнала одной из команд на шинах 21, 22, 24 и 25 внутренней магистрали (активным является нулевой уровень сигнала) на выходе элемента НŠ— ИЛИ

23 формируется единичный уровень сигнала, поступающий на элемент 26 задержки. Элемент задержки служит для задержки единичного фронта входного сигнала на время, допускающее занятие внутренней магистрали процессором для одного цикла обмена с ведомым устройством. При превышении этого времени на первом и втором выходах элемента 26 задержки формируются сигналы, причем по сигналу первого выхода в процессор формируется сигнал завершения операции внутренней магистрали по шине 49, а по сигналу со второго выхода происходит установка триггера 27. При установке триггера 27 сигнал с его выхода по шине

28 поступает в процессор как сигнал запроса прерывания наивысшего приоритета.

Таким образом, при передержке магистрали обмена процессора с устройством не происходит, а происходит прерывание после выполняемой команды обмена. При выполнении прерывания процессором запоминается адрес точки прерывания, т. е. той команды, которая должна была выполниться, но произошло прерывание. Зная, что этому типу прерывания предшествовала команда обмена, при которой произошла передержка магистрали, процессор может определить адрес устройства, не ответившего сигналом завершения операции и, например, сообщить об этом оператору. В исходное состояние триггер 27 устанавливается при обращении к нему как к ячейке запоминающего устройства. При этом на соответствующем триггеру 27 выходе строба дешифратора 19 формируется сигнал, сбрасывающий триггер в исходное состояние. При этом снимется третий сигнал запроса прерывания внут10 ренней магистрали на шине 28.

Вторая группа элементов, контролирующая работу процессора, состоит из генератора 29 и счетчика 30.

Процессор может обращаться к счетчику как к ячейке запоминающего устройства, при этом дешифратор адреса 19 формирует строб, соответствующий счетчику. По сигналу на выходе строба, подключенном к входу сброса счетчика 30, этот счетчик обнуляется. При верной работе процессора об о ращение к счетчику 30 происходит с частотой, не допускающей формирование сигнала переполнения, Таким образом, подключение выхода счетчика к шине 31 установки в исход25 ное состояние, а его второго входа — к соответствующему выходу дешифратора 19 позволяет осуществить начальную установку процессора, подключенного к внутренней магистрали, после снятия и подачи напряжения без участия оператора, а также при сбое или отказе части программного обеспечения и аппаратных средств, связанных с обслуживанием прерываний и счетом времени.

ll88747!

188747

gjuaar

Ража

БЫЛ камажА аипиеи или Юы8ос7а

Жажа за3грые иу

unegug >

Шины

udpeccr

Шины

Фанни

Шины юнанФы

vme+ue ипи Иой

Шина э аЯгрывчик

oneguguu

1188747

Редактор Л. Пчелинская

Заказ 6746/51

Составитель С. Пестмал

Техред И. Верес Корректор А. Зимокосов

Тираж 709 Подлисное

ВНИИПИ Государственного комитета СССР по делам изобретений и оз крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4