Устройство для вычисления функций двух аргументов

 

.УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ ДВУХ АРГУМЕНТОВ, содержащее регистр старших разрядов первого аргумента, регистр младших разрядов первого аргумента, регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента , блок памяти, два блока. умножения, блок синхронизации, первый сумматор, регистр результата, два коммутатора и первый буферный регистр, причем выходы регистра старших разрядов первого аргумента и регистра старших разрядов второго аргумента соединены с входами соответственно первой и второй групп разрядов адреса блока памяти, выходы полей первой и второй составляющих которого соединены соответственно с первым и вторым информационными входами первого коммутатора,выход которого соединен с первым входом первого сумматора , второй вход которого соединён с выходом второго коммутатора, первый информационньй вход которого соединён с выходом первого буферного регистра , вход разрешения записи которого соединен с первым выходом блока синхронизации, второй и выходы которого соединены соответственно с управляюп5ими входами первого и второго коммутаторов, выход первого сумматора соединен с информационными входами первого буферного регистра и регистра результата, выходы регистра младших разрядов первого аргумента и регистра младших разрядов второго аргумента соединены с птервыми входами соответственно первого и второго блоков умножения, отличающееся тем, что, с целью повьш1ения точности, в него введены второй сумматор, второй буW ферный регистр, третий и четвертый коммутаторы, причем выход второго сумматора соединен с информационным входом второго буферного регистра, вход разрешения записи и выход которого соединены соответственно с четвертым выходам блока синхронизации и первым информационным входом третьего коммутатора, второй и тресо ;о тий информационные входы которого соединены с выходами полей соответственно третьей и четвертой составляющих блока памяти, выходы полей пятой и шестой составляющих которого соединены соответственно с первым входом второго сумматора и первым информационным входом четвертого коммутатора , второй информационный вход которого соединен с выходом первого буферного регистра, выходы третьего : и четвертого коммутаторов соединены с вторыми входами соответственно второго и первого блоков умножения,выход первого блока умножения соединен с вторым информационным входом второго

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (59 4 G 06 F 15 31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3638491/24-24 (22) 02.09.83 (46) 15.11.85. Бюл. Ф 42 (71) Омский политехнический институт (72) А.Н.Флоренсов (53) 691.325(088.8) (56) Оранский А.И. Аппаратные методы в цифровой вычислительной технике.—

1гинск: БГУ, 1977, с. 207.

Авторское свидетельство СССР

N9 1067510, кл. G 06 F 15/31, )982. (54)(57),УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНКЦИЙ ДВУХ АРГУИЕНТОВ, содержащее регистр старших разрядов перв эго аргумента, регистр младших разрядов первого аргумента, регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента, блок памяти, два блока умножения, блок синхронизации, первый сумматор, регистр результата, два коммутатора и первый буферный регистр, причем выходы регистра старших разрядов первого аргумента и регистра старших разрядов второго аргумента соединены с входами соответственно первой и второй групп разрядов адреса блока памяти, выходы полей первой и второй составляющих которого соединены соответственно с первым и вторым информационными входами первого коммутатора, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом первого буферного регистра, вход разрешения записи которого соединен с первым выходом

„„SU„„1191917 A блока синхронизации, второй и тре- тий выходы которого соединены соответственно с управляющими входами первого и второго коммутаторов, выход первого сумматора соединен с информационными входами первого буферного регистра и регистра результата, выходы регистра младших разрядов первого аргумента и регистра младших разрядов второго аргумента соединены с первыми входами соответственно первого и второго блоков умножения, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены второй сумматор, второй бу-.. ферный регистр, третий и четвертый коммутаторы, причем выход второго сумматора соединен с информационным входом второго буферного регистра, вход разрешения записи и выход которого соединены соответственно с четвертым выходом блока синхронизации и первым информационным входом третьего коммутатора, второй и тре- тий информационные входы которого соединены с выходами полей соответственно третьей и четвертой составляющих блока памяти, выходы полей пятой и шестой составляющих которого соединены соответственно с первым входом второго сумматора и первым информационным входом четвертого коммутатора, второй информационный вход которого соединен с выходом первого буферного регистра, выходы третьего и четвертого коммутаторов соединены с вторыми входами соответственно второго и первого блоков умножения, выход пер вого блока умножения соединен с вторым информационным входом второго

1 коммутатора, выход второго блока умножения соединен с вторым входом второго сумматора и третьим информационным входом первого коммутатора, 191917 управляющие входы третьего и четвер.того коммутаторов соединены соответственно с пятым и шестым выходами . блока синхронизации.

F(эу) =1 х (фью+УФ +У Ф1,)+У(Ф5+

+у Ф ) (1) F(xeye) е Ф„Р(хь,y )°, Ф

: biF(x,у,) 1 аЧ х,у, ) ф . р ф в о дахау 2 ауа.35

1 а F(x,у, )

2 bx<

aF(y,) Фб ау

40 х и у определяются К старшими разрядами, соответственно аргуменl ,тов х и у, а х и у - младшими разРядами. аргументов х.и у, В предположении О х, у 5 1 погрешность аппроксимации (1 ) определяИзобретение относится к вычислительной технике и может быть использовано для ускоренного вычисления произвольной функции двух аргументов, в частности для вычисления. Функции: 5 х

arctg, необходимой при выполнении у преобразования декартовых координат в полярные координаты.

Цель изобретения - повышение точности

На фиг.l изображена блок-схема . предлагаемого устройства;.на фиг,2временные диаграммы работы блока синхронизации, 15

Устройство содержит регистр 1 старших разрядов первого аргумента, регистр 2 младших разрядов первого . аргумента, регистр 3 старших разрядов второго аргумента, регистр 4 20 младших разрядов второго аргумента, блок 5 памяти, первый сумматор 6, вто. рой сумматор 7, регистр 8 результата первый блок 9 умножения, второй блок . 1О умножения, коммутаторы 11 — 14, 25 буферные регистры !5 и 16, блок 17 синхронизации.

Вычисление значения функции F(x,у) и устройстве производится на основе соотношения

2 ется соответствующим остаточным членом ряда Тейлора функции и имеет поэтому порядок Yi ° 2 3", 11 выражается через частные производные третьего порядка функции F(x,у). Поэтому надлежащим выбором параметра К можно сделать погрешность аппроксимации (1),выходящей за пределы используемой разрядной сетки.

Устройство работает в четыре такта, определяемые блоком 17 синхронизации. Блок 5 памяти хранит таблицы значений коэффициентов Ф„ - ф, снимаемых соответственно с выходов

1 — 6-го этого блока и зависящих от поступающих на вход блока 5 памяти значений х и у старших разрядов аргументов х и у.

В первом такте сигналы от блока 17 синхронизации на управляющих входах коммутаторов 11 — 14 подключают к их выходам соответственно второй, второй первый и третий информационные входы.

Кроме того, блок 17 синхронизации выдает сигналы на входы записи первого и второго буферных регистров 15 и 16. Поэтому на второй вход первого блока 9 умножения поступает с шестого выхода блока 5 памяти значение Ф, которое, умножаясь на значение х, через второй информационный вход коммутатора 12 поступает на второй вход первого сумматора 6, на первый вход которого через второй информационный вход коммутатора 11 подается значение, что приводит к образованию на информационном входе первого буферного регистра 15 значения Ф +

+ х ф, запоминаемого на нем. Одновременно в этом же такте через третий информационный вход коммутато- . ра 14 на второй вход второго блока 10 умножения поступает значение ф1, умно-жающееся на значение у с первого входа второго блока 10 умножения и по3 1191 ступающее на первый вход второго сумматора 7, на второй вход которого поступает с пятого выхода блока 5 памяти значение ф, что порождает

Э на выходе второго сумматора 7 значение ф + у ф, запоминаемое на втором буферном регистре 16.

Во втором такте сигналы от блока

17 синхронизации на управляющих входах коммутаторов ll, 12 и 14 подклю- 1п чают к их выходам соответственно третий, первый и второй информационные входы. Кроме того, от блока 17 синхронизации подается сигнал на вход записи первого регистра 15 ° В" результате этого на первом сумматоре

6 производится сложение содержимого первого буферного регистра 15 и поступающего через третий информацион- . ный вход коммутатора 11 с выхода вто- о рого блока умножения 10 произведения у ф5, образуницегося иэ поступающего через второй информационный вход коммутатора 14 значения ф . Сумма ф + х ф + у ф5 запомийается 25 на первом буферном регистре 15.

В третьем такте сигналы .от блока

17 синхронизации на управляющих входах коммутаторов 11 и 14 подключают к их выходам соответственно первые информационные входы, а сигналы на управляющих .входах коммутаторов 13

917 4 и 12 подключают к выходам вторые их информационные входы. Кроме того, блок 17 синхронизации подает в этом такте сигнал на вход записи первого буферного регистра 15. Поэтому первый блок 9 умножения образует на своем выходе значение «х (Ф + % Ф + у ф5), складываемое на первом сумматоре 6 со значением Ф„. с запоминанием результата на первом буферном регистре 15, а второй блок 10 умножения образует значение у (ф + у ф ), сохраняемое на выходах этого блока до следующего четвертого такта.

В последнем, четвертом такте, по сигналам от блока 17 синхронизации на управляющем входе коммутатора 11 подключается к его выходу третий информационный вход, а по сигналам на управляющих входах коммутаторов 12 и 14 к выходам подключаются их первые информационные входы. В результате сохраняемое от третьего такта зна- чение у (Ф + 9 Ф ) с выхода второго блока умножения передается через коммутатор 11 на первый вход первого сумматора 6, складываясь на нем с со" держанием первого буферного регистра 15 и образуя согласно выражению (1) искомое значение функции F(x,у)„ которое запоминается на регистре 8 результата. фиа /

119) 917

Тент Я ) Таит 3 1 ТюРгб 4

I I

h 7Составитель А.Зорин

ТЕхРед О.Неце

Корректор А.Зимокосов

Редактор M.Дьлын

Филиал ППП "Патент", г.ужгород, ул.Проектная,4

Заказ 7)64/46 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, Ж-35, Раушская наб., д. 4/5