Устройство для связи процессоров

 

УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРОВ , содержащее m блоков памяти , m адаптеров, блок синхронизации, первый выход которого подключен к входам синхронизации адаптеров, первый информационный вход-выход i-ro адаптера (,т) подключен к входу-выходу i-ro блока памяти, .п буферных регистров кода управления , где п - количество подключаемых процессоров вход j-го буферного регистра (j r,n) кода управления подключен к .одноименному выходу канала ввода-вывода j-ro процессора, отличающееся тем, что, с целью повьшения производительности обработки информации за счет обмена информацией через блоки памяти общего доступа, в него введены регистр состояния и 11 блоков вывода сигналов управления,выход j-ro буферного регистра подключен к J-M входам кода управления всех адаптеров , вход j-ro блока вывода сигналов управления подключен к выходу управления канала ввода-вывода j-ro процессора, ()-й выход блока синхронизации и (j+l)-й информационный выход всех адаптеров подключены к входу синхронизации канала ввода-вьшода j-ro процессора , выход признака занятости и выход признака передачи i-ro -адаптера подключены к соответствующим входам регистра состояний, выход которого подключен к информационным входам . каналов ввода-вывода всех процессоров , i-e выходы захвата памяти, освобождения памяти, признаки передачи j-ro блока вывода сигналов уп- . равления подключены к одноименным J-M входам i-ro адаптера,причем каж-дый адаптер содержит с первого по шестой элементы ИЛИ, элемент И, i. счетчик, одновибратор, триггер приз| (Л нака занятости, триггер признака передачи, п триггеров захвата, п коммутаторов, первые входы-выходы которых объединены и являются первым информационным входом-выходом адаптера, вторые входы-выходы комму--: таторов являются (j+l)-MH информа (;о ционными входами-выходами адаптера со и подключены к информационным вхоО ) дам-выходам каналов ввода-вывода j-ro процессора соответсвенно, вход 00 1С управления j-ro коммутатора подключен к выходу J-TO триггера захвата j-e входы кода управления адаптера соединены с входами первого элемента ИЛИ, выход которого подключен, к информационному входу счетчика, вход синхронизации которого подключен к выходу элемента И, первый и второй входы которого соединены с входом синхронизации и с выходом счетчика соответственно, j-e входы захвата памяти адаптера подключены к входам установки соответствующих

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 06 Р 15 16 13 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3762740/24-24 (22) 28. 05. 84 (46) 23. 1 1.85. Бюл. Р 43 (72.1 В,Г. Жуковский, А.И. Евченко и Н.Ф. Твердохлебов (53) 681.325 (088.8 ) (56) Прангишвили И.В., Стецюра Г.Г.

Микропроцессорные системы. М.:

Наука, 1980, с. 218-220, рис. 11-49.

Авторское свидетельство СССР

У 734654, кл. G 06 F 3/04, 1977. (54) (57) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРОВ, содержащее m блоков памя-. ти, m адаптеров, блок синхронизации, первый выход которого подключен к входам синхронизации адаптеров, первый информационный вход-выход

i-ro адаптера (i=-1,m) подключен к входу-выходу i-ro блока памяти, и буферных регистров кода управления, где n — количество подключаемых процессоров, вход j-го буферного регистра (j=l,ï) кода управления подключен к одноименному выходу канала ввода-вывода j-го процессора, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности обработки информации за счет обмена информацией через блоки памяти общего доступа, в него введены ре- гистр состояния и и блоков вывода сигналов управления, выход j го бу ферного регистра подключен к j — м входам кода управления всех адайтеров, вход j-го блока вывода сигналов управления подключен к выходу управления канала ввода-вывода

j-го процессора, (1) -й выход блока синхронизации и (j+1)-й информационный выход всех адаптеров

„„Я0„„1193682 д подключены к входу синхронизации канала ввода-вывода j=ro процессора, выход признака занятости и выход признака передачи i-го -адаптера подключены к соответствующим входам регистра состояний, выход которого подключен к информационным входам . каналов ввода-вывода всех процессоров, i-e выходы захвата памяти, освобождения памяти, признаки передачи j-го блока вывода сигналов управления подключены к одноименным

1-м входам д-го адаптера, причем каж-. дый адаптер содержит с первого по шестой элементы ИЛИ, элемент И, счетчик, одновибратор, триггер признака занятости, триггер признака передачи, и триггеров захвата, и коммутаторов, первые входы-выходы которых объединены и являются первым информационным входом-выходом адаптера, вторые входы-выходы коммутаторов являются (j+1)-ми информационными входами-выходами адаптера и подключены к информационным входам-выходам каналов ввода-вывода

j-ro процессора соответсвенно, вход управления j --го коммутатора подключен к выходу j-го триггера захвата, j-e входы кода управления адаптера соединены с входами первого элемента ИЛИ, выход которого подключен к информационному входу счетчика, вход синхронизации которого подключен к выходу элемента И, первый и второй входы которого соединены с входом синхронизации и с выходом счетчика соответственно, j-e входы захвата памяти адаптера подключены к входам установки соответствующих

j-х триггеров захвата и к входам второго элемента ИЛИ,, выход которо.— го подключен К первому входу пятого элемента ИЛИ, выход которого подключен к входу установки триггера признака занятости, выхбд которого является выходом признака занятости адаптера, j-e входы освобождения памяти адаптера подключены к входам сброса соответствующих j-х триггеров захвата и к входам третьего элемента ИЛИ, выход которого подключен к первому входу шестого элемента ИЛИ и к входу установки триггера призна93682 ка передачи, выход которого является выходом признака передачи адаптера, выход счетчика через одновибраI тор подключен к второму входу шестого элемента ИЛИ, выход которого подключен к входу сброса триггера признака занятости, j-e входы признака передачи адаптера соединены с входами четвертого элемента ИЛИ, выход которого подключен к входу сброса триггера признака передачи, к второму входу пятого элемента ИЛИ и к входу записи счетчика.

Изобретение относится к вычислительной технике и может быть использовано при построении мультипроцессорных ЭВМ и многомашинных вычислительных комплексов. 5

Цель изобретения - повышение про-. изводительности обработки информации за счет обмена информацией через блоки памяти общего доступа.

На фиг. 1 приведена функциональная схема устройства для связи процессоров в составе вычислительной систеw на фиг ..2 и 3-блок синхронизации и временные диаграммы его работы; на фиг. 4 — блок памяти; на фиг. 515 пример реализации блока вывода сигналов управления.

Устройство для связи процессоров (фиг. 1 ) содержит и процессоров 1 с каналами 2 ввода-вывода, ш блоков

3 памяти, ш адаптеров 4, блок 5 синхронизации, регистр 6 состояний, и буферных регистров. 7 кода управления, блоки 8 вывода сигналов управ-:

: 25 ления, причем каждый адаптер 4 включает в себя с первого по пятый эле.менты ИЛИ 9-13 триггер 14 признака передачи, элемент И 15 счетчик

16, одновибратор 17, шестой элемент

ИЛИ 18, триггер 19 признака занятости, и триггеров 20 захвата,,п коммутаторов 21.

Основным функциональным эиомен-. том блока 5 синхронизации является кольцевой счетчик, построенный на базе сдвигового регистра 22, выход которого связан с входом, содержа. щий и (по числу процессоров 1 в системе) разрядов, к каждому из которых подключен формирователь 23.

В один из разрядов сдвигового регистра 22 при включении питания saносится логическая единица, в остальные разряды - логический ноль.

Циклический сдвиг информации в регистре 22 осуществляется импульсами тактового генератора 24, что обеспечивает формирование .на выходах блока 5 синхронизации последовательности тактовых сигналов, распределение которых во времени иллюстрирует фиг. 3 (например, n 8).

Блок. 3L памяти (i=1,m) . подклюЧается к каналам 2 ввода-вывода (j=1,n) при помощи коммутаторов

21, каждый иэ которых включает в себя набор шинных формирователей

25, а блок 3; содержит по числу раз" рядов R информационного слова элементы 261-26 памяти, селектор 27 адреса, состоящий из регистра 28 адреса, блока 29 сравнения адресов и триггера, 30, регистр 31 адреса слова, с первого по третий элементы

И 32-34,.элемент ИЛИ 35, элемент.

36 задержки, четвертый элемент И 37.

Блок 8 вывода сигналов управления (фиг. 5) содержит блок 38 согласования (на шинных формирователях ), селектор 39 адреса, элемент

И 40, регистр 41, элемент 42. задержки, формирователи: 431-43 импульсов, 682 ф триггеров 19 и 14 соответственно признака занятости и признака передачи адаптеров 4„-4„„, sa кажцым из которых в регистре 6 закреплено по два разряда (первый - эа признаком занятости, второй - sa признаком передачи ). Наличие логических нулей в обоих разрядах, закрепленных за i-м (i l,ø) адаптером 4, свидетельствует о том, что соответствующий -й блок 3 памяти свободен для записи. Если оба разряда находятся в состоянии логической единицьг, это свидетельствует о том, что соответствующий блок памяти содержит информацию, адресоваиную другому процессору, а не тому, в который поступает тактовый сигнал. Еслн только первый из разрядов находится в состоянии логической единицы, это является признаком занятости соответствующего блока памяти обменом с другим процессором. Если в состоянии логической единицы находится только второй разряд, это является признаком того, что соотвествующий блок памяти содержит информацию, адресованную данному процессору.

В зависимости от перечисленных вариантов содержимого регистра 6 состояния возможны следующие режимы обмена процессора информацией с блоками памяти.

Режим "Запись-чтение . В этот режим обмена процессор 1 вступает при наличии незанятых блоков,памяти (состояние логического нуля соответствующих разрядов регистра 6), при необходимости расширения объема оперативной памяти данного процессора или при возникновении потребности в хранимой в этом блоке информации (например, общей для всей системы библиотеки подпрограмм ). При этом процессор может "захватить" от одного до нескольких блоков памяти. Пусть таким свободным блоком памяти является первый блок 3 памяти, а тактовый сигнал поступает в первый процессор

1„, которому требуется расширение оперативной памяти. По тактовому сигналу процессор 1, посыпает в блок 8 коц, по которому на первом выходе первой группы его выходов формируется импульс захвата, поступающий на первый вход триггера .

20„ первого адаптера 4 . Триггер

3 1193

Устройство работает следующим образом.

В системе одновременно реализуется несколько (по числу процессоров) вычислительных процессов, связан5 ных либо со сбором и обработкой измерительной информации, либо с решением задачи, препставленной в виде последовательно-параллельного алгоритма. Например, в информационно-измерительной системе один из процессоров (ЭВМ 1 может выполнять текущий сбор, допусковый контроль технологических или электрофизиологических сигналов, а также формирова15 ние их массивов, другой процессор осуществляет первичную обработку сформированных ранее первым процессо-.

1 ром массивов данных (выделение информационных признаков, перекомпоновку данных с привязкой к базовому времени ), а третий процессор выпол. няет статическую обработку перекомпо,нованных,массивов данных, вычисление и вывод для визуального отоб ражения обобщенных показателей состояния.контролируемого объекта.

Связь между процессорами (ЭВМ ) осуществляется по информации, имеющей зачастую значительный объем.

При этом каждый процессор (ЭВМ ) оснащается необходимым объемом "индивидуальной" оперативной памяти, требуемым набором устройств ввода-вывода и отображения информации (н фиг. 1 не показаны ). Передача информации между процессорами осуществляет-, ся по принципу "почтового ящика, в качестве которого используются доступные для всех процессоров

11 -1 „блоки 31 -Зп,.

Динамическое распределение блоков памяти 3„-3 между процессорами осуществляется по тактовым сигналам блока 5 синхронизации, формируемым циклически и поочередно на 2-(n+I)-м выходах данного блока с периодом 7,, который может быть равен среднему для всей вычислительной системы значению промежутка времени между соседними. обращениями процессоров к блокам памяти.

По тактовому сигналу c (j+I)-ro выхода (j=l,n) блока 5, поступающему через канал 21 в 1-й процессор

1j, последний прерьуает свою работу, 55 считывает и анализирует содержимое регистра 6 состояния. Содержимое регистра 6 определяется состоянием

S. 11936

20, переключившись, подключает при

1 1.. помощи коммутатора 211 блок З„па мяти к каналу 2 ввода-вывода про1 цессора 11, обеспечивая тем самым возможность двустороннего обмена

5 информацией между ними.

Импульс захвата одновременно, поступает через второй 1О и пятый

13 элементы ИЛИ на вход установки триггера 19, который, переключившись, 1О подает в регистр 6 состояния признак занятости блока 3 памяти, который

i сохраняется вплоть до окончания обмена информацией между процессором 1„ и блоком 3„ памяти. По окончании обмена процессор 1„ посылает в блок

8„ код, по которому на первом выходе второй группы его выходов формируется импульс освобождения памяти, посту-. пающий на вход сброса триггера 20„, который, переключившись, отключает при помощи коммутатора 21Ä 31 памяти от канала 2, процессора 1

Одновременно импульс освобождения памяти поступает через третий 11 и шестой 18 элементы ИЛИ на вход сброса триггера 19 признака занятости, который, переключившись, передает в регистр 6 состояния системы признак освобождения блока 3„ памяти.

Количество одновременно подключаемых к данному процессору 1 блоков

3. памяти определяется отведенным

1 для такого подключения полем адресов процессора.

Режим "Передача". Этот режим об мена отли ается от указанного тем, что по завершении заполнения данными "захваченного" блока 3 памяти

1 процессор 1 адресует данный блок.

1 памяти определенному другому процессору.

Адресация осуществляется при поступлении очередного тактового сигнала в процессор 11, по которому он через буферный регистр 7 и первый элемент ИЛИ 9 первого адаптера 4 выдает относительный адрес1 дополнительный код числа, равного месту адресуемого процессора относительно данного (в данном примере первого ) адресующего процессора, Этот код поступает на информационные входы счетчика 16. Затем процессор

1 в блок 8, выдает код, по которому формируется импульс освобояде ния блока памяти, отключающий блок памяти 3„ от процессора 1„ . Последний выдает в блок 81 код, по которо

82 4 му формируется импульс передачи, поступающий через четвертый элемент

ИЛИ 12 на вход сброса триггера 14

1 признака передачи, который, переключившись, передает в регистр

6 состояния системы признак передачи информации, записанной в блок

31 памяти. Одновременно импульс передачи с выхода четвертого элемента ИЛИ 12 поступает через пятый элемент ИЛИ 13 на вход установки триггера 19 признака занятости и вход записи счетчика 16. Триггер 19, переключившись, передает в регистр

6 состояния признак занятости блока

3 памяти.

По сигналу, поступившему на вход записи счетчика 16, в него заносится дополнительный код относительного адреса процессора-получателя информации. При этом на выходе счетчика

16 появляется сигнал ненулевого состояния, который открывает первый элемент И 15 для прохождения тактовых импульсов с первого выхода блока 5 синхронизации на счетный вход счетчика 16.

Прохождение тактовых импульсов с первого выхода блока 5 синхронизации на вход синхронизации счетчика 16 продолжается до его обнуления, что происходит одновременно с моментом поступления тактового сигнала прерывания работы адресуемого процессора.

При этом сигнал обнуления счетчика

16 поступает на вход первого элемента И 15 и вход одновибратора 17.

Элемент И 15 запирается, и поступление тактовых импульсов на вход Чинхронизации счетчика 16 прекращается. На выходе одновибратора 17 формируется импульс, который через шестой элемент ИЛИ 18 поступает на вход сброса триггера 19 признака занятости. Триггер 19, переключившись, снимает признак занятости блока 3„ памяти (оставляя неизменным признак передачи ), поэтому адресуемый процессор 1„ распознает, что содержащие.ся в блоке 3 памяти данные предназ1 начены ему,и переходит к обмену информацией с ним в .режиме "Записьчтениеи °

Режим "Резервирование". Этот реим отличается-от режима Передача", тем, что в счетчик 16 заносится дополнительный код числа процессоров

1 в вычислительной системе. Это означает, что данный процессор 1 адре1193682 8 сУет содержащуюся в блоке 3 памяти информацию самому себе, т.е. резервирует блок 3 памяти для себя. Такой режим используется тогда, когда необходимо временно вместо данного блока 3 памяти (на то же поле адресов ) подключить к процессору дру гой блок 3 памяти.

Обмен информацией между процессором 1 и блоком 3 памяти осуществлятся через канал 2 вводавывода при помощи коммутатора 21 (фиг, 4). Включение коммутатора 21 выполняется по сигналу с выхода соответствующего триггера 20, поступающему на входы выбора кристалла (ВК) шинных формирователей 25. По этому сигналу коммутируются шины

B с шинами С шинных формирователей

25, что обеспечивает возможность вывода информации из канала 2 в блок

3. Процессор выдает сначала адресную часть сообщения, состоящую из адреса блока памяти и адреса слова, которые через канал 2 и коммутатор

21 поступают соответственно на входы селектора 27 адреса и регистра

31 адреса слова. Затем из процессора выдается сигнал синхронизации активного устройства. СИА, поступающий в селектор 27 адреса на вход синхронизации триггера 30, на вход установки которого поступает сигнал с выхода блока 29 сравнения адресов, равный логической единице в том случае, .если выданный из процессора

1 адрес блока памяти совпадает с хранящимся в регистре 28 адресом данного блока памяти. Если это происходит, то триггер 30 устанавливается в состояние логической единицы и на его выходе (выходе селектора 27 адреса ) формируется сигнал, поступающий на входы выбора блока памяти (ВБ ) и подготавливающий элементы

26 -26 р памяти к приему или выдаче информации. Одновременно сигнал с выхода селектора 27 адреса подготав.. ливает к прохождению сигнала первый

32, третий 34 и четвертый 37 элементы И.

Сигнал с выхода блока 29 сравнения адресов поступает также на стробирующий вход регистра 31 адреса слова, осуществляя запись в него адресной части данных, указывающей адрес слова, размещенного в элементах 26„ -26 памяТи. Параллельный код этого адреса с выхода регистра 31 адреса слова, поступает на адресные входы (АД) .элементов 261-26R памяти.

Если процессор 1 выполняет запись информации в блок 3 памяти, то он

5 через канал 2 ввода-вывода и коммутатор 21 выдает код слова информации, сопровождаемый сигналом "Вывод который пЬступает на входы записи информации (ЗП) всех элементов 26„-26 памяти. Информационное слово поступает поразрядно на информационные входы элементов 261-26 памяти и записывается в них по адресу, установленному на их адресных входах .(ЛД ). Тактирование записи по входу

Т элементов 261-26 памяти осуществляется сигналом, формируемым на выходе четвертого элемента И 37 по совпадению сигналов. выбора блока памяти "Вывод" и СИА с задержкой относительно сигнала ".Вывод", определяемой элементом 36 задержки. Сиг нал с выхода последнего одновременно через открытый второй элемент И

33 поступает на вход выбора шины (ВШ ) шинных формирователей 25 коммутатора 21 и один из разрядов шины А. По сигналу на входах ВШ шинные формирователи подключают

30 шины ввода-вывода В к шинам ввода

А, и сигнал с выхода четвертого элемента И 37 поступает через канал

2 в процессор 1 в качестве сигнала синхронизации пассивного устройства

СИП, подтверждающего нормальное завершение операции обмена.

Если процессор 1 осуществляет чтение информации из блока 3 памяти, то он после выдачи адресной части. выдает сигнал Ввод, посту4О пающий через открытый первый элемент

И 32, элемент ИЛИ 35, элемент 36 задержки и открытый четвертый элемент И 37 на тактовые входы элементов 26 -26 памяти, отсутствие сиг45 нала "Вывод" на входах ЗП этих элементов переводит их в режим выдачи разрядов информационного слова (на выходах Q), размещенного в них по указанному адресу. С выходов Q элементов

26 -26 памяти К- разрядное информа1 ционное слово поступает на шины А шинных формирователей соответствующего коммутатора 21.Сигнал с выхода элемента 36 задержки через открытый второй

55 элемент И 33 поступает на входы ВШ шинных формирователей 25 коммутатора 21, переводя его в режимвывода информации, выставленной на шинах.

1193682

А, через шины В в канал 2 ввода-вывода соответствующего процессора l.

Одновременно этот сигнал поступает через коммутатор 21 в процессор в качестве сигнала СИП, Этим завершается операция ввода в процессор

1 выбранного слова информации из блока 3 памяти.

На фиг. 5 приведен пример технической реализации блока 8 вывода сигналов управления. Блок 38 согласования построен аналогично коммутатору 21 и отличается только подключением входов выбора .кристалла (ВК ) на нулевой потенциал, что обеспечивает готовность блока 38 согласования к выводу информации через канал 2 ввода-вывода из процессора

Сначала выдается адресная часть, одержащая код адреса блока 8. Этот код поступает на вход селектора 39 адреса и сопровождается сигналом

СИА. На выходе селектора 39 адреса появляется сигнал выбора блока, открывающий элемент И 40.

Затем выдается информационное .слово, поступающее на установочные входы регистра 41 и сопровождаемое сигналом "Вывод", который через открытый элемент И 40 поступает на вход установки:в ноль. регистра 41 и через элемент 42 задержки на стробирующий вход регистра 41, осуществляя запись в него выданного из процессора кода информационного слова

При этом на выходах формирователей

43 -43 подключенных к тем разряК дам регистра 41, в которые заносится код логической единицы, формируются импульсы, поступающие на выход блока 8. Число разрядов регистра 41 соответствует требуемому числу командных импульсов, а выдаваемый код определяет всевозможные комбинации их одновременного формирования.

Аналогично может быть построен и блок 8 вывода сигналов управления (в нем отсутствуют формирователи 43), Селектор 39 адреса и формировате ли 431-43 к импульсов блока вывода импульсных сигналов выполняются аналогично селектору 27 адреса

{фиг. 4) и формирователям 23 импульсов (фиг. 2) соответственно.

10 Регистр 6 состояний строится из функциональных блоков (блока 38 согласования, регистра 41, селекто», ра 39 адреса) . Чтение информации из него осуществляется аналогично чтению информации из блоков 3 памяти.

Установка функциональных блоков системы в исходное состояние (обнуление счетчиков 16, установка в нулевое состояние триггеров 19 и 20 и в состояние логической единицы триггеров 14 всех адаптеров) не требует дополнительных связей и осуществляФтся программами первона,чального пуска процессоров 1„-1 „.

Примеры технической реализации основных функциональных блоков вычислительной системы (фиг. 2-5) носят конкретный характер и ориентированы на привязку- их к каналу ввода-вывода типа "Общая шина", аналогичному ка4 налу микро-ЭВМ,однако принципы построения самой вычислительной мультипроцессорной системы явпяют35 ся более общими (фиг. 1) и применимы при использовании других типов процессоров или ЭВМ.

Таким образом, введеные в состав

40 мультипроцессорной вычислительной системы блоки с указанными связями позволяют существенно увеличить скорость информационного обмена между процессорами при передаче больших объемов данных.

I 93682 блокова. Чр,. Юо

К блонан 1>.. 4. соотЮевслденм

@uz.2

Й лад 1 и ход 2 ,йдоо У

Выхоо

et1

1193682

Составитель А. Ушаков

Редактор С. Саенко Техред Ж.Кастелевич

Корректор Е. Рошко

Филиал IIIIII "Патент", г, Ужгород, ул. Проектная, 4

Заказ 7316/52 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5