Дельта-кодер

 

ДЕЛЬТА-КОДЕР,, содержавший соединенные последовательно компаратор , первый вход которого является входом устройства, триггер и регистр сдвига, четыре элемента И, элемент . ИЛИ, элемент эквивалентности, реверсивный счетчик, первый буферный регистр , арифметико-логический блок и цифроаналоговый преобразователь, выход которого соединен с вторым входом компаратора, а входы объединены с соответствующими первыми входами арифметико-логического блока и подключены к выходам первого буферного регистра, входы которого соединены с выходами арифметико-логического блока, управляющий вход которого подключен к выходу триггера, являющемуся выходом устройства, входы синхронизации триггера и регистра сдвига объединены и подключены к гаине синхронизации , прямые и инверсные выходы первого и второго разрядов регистра сдвига сос первым и вторым входами соответственно первого и второго элементов И, выходы которых подключены к элементу ИЛИ, выходы третьего и четвертого элементов И соединены с входами соответственно обратного и прямого счета реверсивного счетчика, отличающийся тем, что, с целью повышения отношения сигнал/ шум и устранения шумов свободного канала, в него введены первый и второй счетчики, дешифратор, второй и третий буферные регистры, элемент НЕ, блок постоянной памяти и блок мультиплексоров , управляющие, входы которого подключены к выходам реверсивного счетчика, установочные входы которого объединены с соот ветствующими вторыми входами арифметико-логического блока и подключены к выходам третьего буфер ного регистра, входы которого соединены с выходами блока мультиплексо (Л ров , информационные входы которого подключены к первым выходам блока постоянной памяти, вторые -выходы которого соединены с первыми входами элемента эквивалентности,вторые входы которого подключены к выходам второго счетчика, счетный вход косо торого объединен с входом обнуления М первого буферного регистра и Т1 етьио ми входами первого и второго элеменQG 00 тов И и соединен с шиной синхронизации , выход элемента эквивалентности подключен к первым входам третьего и четвертого элементов И и входам обнуления реверсивного счетчика, второго и третьего буферных регистров и лервого и второго счетчиков, счетный вход первого счетчика соединен с выходом элемента ИЛИ, а выходы подключены к входам дешифраторр,первыйи второй выходы которого подключены к соответствующим входам второго буфер ного регистра,первый выход которого

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3722916/24-24 (22) 09.04.84 (46) 07,12.85. Бюл. № 45 (71) Рижский ордена Трудоного .Красного Знамени политехнический институт им. А. Я. Пельше (72) K. С. Комаров, Г. Н. Котович, А. И. Палков и И. М. Малашонок (53) 621.376.56(088.8) (56) Анторское свидетельство СССР

¹ 1129732, кл. H 03 К 13/22, 1983 ° . Патент США № 3835385, кл. Н 03 К 13/22, 10.09.74. (54)(57) ДЕЛЬТА-КОДЕР,. содержащий соединенные последовательно компаратор, первый вход которого является входом устройства, триггер и регистр сдвига, четыре элемента И, элемент

ИЛИ, элемент эквивалентности, реверсивный счетчик, первый буферный регистр, арифметико-логический блок и цифроаналоговый преобразователь, выход которого соединен с вторым входом компаратора, а входы объединены с соответствующими первыми входами арифметико-логического блока и подключены к выходам первого буферного регистра, входы которого соединены с выходами арифметико-логического блока, управляющий вход которого подключен к выходу триггера, являющемуся выходом устройства, входы синхронизации триггера и регистра сдвига объединены и подключены к шине синхронизации, прямые и инверсные выходы первого и второго разрядов регистра сдвига соединены с первым и вторым входами соотнетственно первого и второго элементов И, выходы которых подключены к элементу ИЛИ, выходы третьего и четвертого элементов И соединены с

ÄÄSUÄÄ 1197088 A

le) 4 Н 03 М 3/02 входами соответственно обратного и прямого счета реверсивного, счетчика, отличающийся тем, что, с целью повышения отношения сигнал/ шум и устранения шумов свободного канала, в него введены первый и второй счетчики, дешифратор, второй и третий буферные регистры, элемент НЕ, блок постоянной памяти и блок мультиплексоров, управляющие. входы которого подключены к выходам реверсивного счетчика, установочные входы которого объединены с соответствующими вторыми входами арифметико-логического блока и подключены к выходам третьего буферC ного регистра, входы которого соеди- 6 иены с выходами блока мультиплексоров, информационные входы которого подключены к первым выходам блока ( постоянной памяти, вторые выходы которого соединены с первыми входами элемента эквивалентности, вторые входы которого подключены к выходам второго счетчика, счетный вход ко9 иЙ торо го объединен с входом обнуления Cgt первого буферного регистра и третьими входами первого и второго элементов И и соединен с шиной синхрониза- (ф ции, выход элемента эквивалентности (б подключен к первым входам третьего и четнертого элементов И и входам обнуления реверсивного счетчика, второго и третьего буферных регистров, р, и первого и нторого счетчиков, счетный вход первого счетчика соединен с выходом элемента ИЛИ, а выходы под ключены к входам дешифратор,первыйи второй выходы которого подключены к соответствующим входам нторого буферного регистра, первый выход которого

1197088 через элемента НЕ,а второй -непосред- соотвечi.òâåíío третьего и четвертого ственно соединены с вторыми входами элементов И„, !

Изобретение относится к вычислительной технике и электросвязи и предназначено для преобразования аналоговых сигналов в цифровую форму.

Целью изобретения является повышение отношения сигнал/шум и устранение шумов свободного канала.

На фиг. I представлена структур ная схема дельта-кодера; на фиг. 2 временные диаграммы, поясняющие работу дельта-кодера; на фиг. 3 структурная схема блока мультиплексоров.

Дельта-кодер содержит компаратор

1, первый вход которого является входом устройства, а выход соединен с информационным входом триггера 2, выход которого подключен к информационному входу регистра 3 сдвига.

Прямые и инверсные выходы разрядов регистра 3 сдвига подключены к первым двум входам соответственно первого и второго элементов И 4 и 5, выходы которых соединены с входами элемента ИЛИ 6, выход которого подключен к счетному входу первого счетчика 7 выходы которого соединены с

1 входами дешифратора 8; второй вход компаратора 1 подключен к выходу цифроаналогового преобразователя (ЦАП j

9, входы которого обьединены с соответствующими первыми входами арифметико-логического блока (АЛБ1 10 и подключены к выходам первого буферного регистра 11, входы которого соединены с выходами АЛБ 10, а вход обнуления совместно с счетным входом второго счетчика 12, входами синхронизации триггера 2 и регистра 3 сдвига и третьими входами элементов И 4 и 5 подключен к шине 13 синхронизации; первый и второй выходы дешифратора В соединены с соответствующими входами второго буферного регистра 14, первый выход которого через элемент НЕ 15, а второй — непосредственно подключены к входам соответственно третьего и четвертого элементов И 16 и 17, выходы которых соеди2 иены с входами соответственно обратного и прямого счета реверсивного счетчика 18, выходы последнего подключены к управляющим входам блока. 19 мультиплексоров, выходы которого соединены с входами третьего буферного регистра 20, выходы которого подключены к установочным входам реверсивного счетчика 18 и вторым входам АЛБ

1О 10, управляющий вход которого соединен с выходом триггера 2, являющимся выходом устройства. Информационные входы блока 19 мультиплексоров подключены к первым выходам блока 21 постоянной памяти (БПП 1, вторые выходы которого соединены с первыми входами элемента 22 эквивапентности, вторые входы которого подключены к.выходам второго счетчика 12, а выход †. к другим входам элементов И 16 и 17 и входам обнуления счетчиков 7, 12 и 18 и буферных регистров 14 и 20, На фиг. 2 обозначено: а — последовательность синхроимпульсов с часToToH f б — BblxopHoH сигнал y (t ) на выходе триггера 2; в и г — сигналы

a„(t), à (t) на выходах элементов И

4, 5; д — сигнал b(t) на выходе элемента 6 ИЛИ; е — сигнал x(t) на выходе элемента 22 эквивалентности; ж и з - сигналы С„(t ), С () на выходах дешифратора 8; и и к — выходные сигналы К „(t), К () второго буферного регистра 14.; л — сигнал К (t) на вы1

35 ходе элемента НЕ 15 м и и — сигналы

Ф

N< (t), IT>(t) на выходах элементов И

16 и 17.

Устройство работает следующим образом.

Результаты сравнения компаратором

1 входного U(t) и аппроксимирующеro

U (1) напряжений в виде единичных или нулевых битов записываются в триггер 2 по информационному входу в моменты поступления на его вход синхронизации синхроимпульсов

С (фиг. 2а) по шине 13. Цифровая поз следовательность у (t) (фиг. 2б) с вы" хода триггера 2 является выходным

1197088 4 сигналом кодера и одновременно записывается в регистр 3 сдвига по приходу очередных синхроимпульсов К на его вход синхронизации. Продвигаясь по регистру 3 сдвига, импульсная последовательность y(t) анализируется элементами И 4 и 5 и элементом ИЛИ 6, на выходе которого генерируются ко.роткие единичные импульсы Ъ(t) (фиг. 2д) всякий раз, когда в после" 111 довательности у(t) появляются два (и более ) одинаковых единичных или нулевых символа, следующих подряд.

Длительность единичных импульсов

b(t) определяется длительностью син хроимпульсов Ес, что обусловлено соединением шины 13 с третьими входами элементов И 4 и 5. Производимое таким образом укорочение импульсов и b(t) необходимо для 20 обеспечения нормальной работы первого счетчика 7.

Как известно, двух-, и более элементные пачки появляются в выходном сигнале у(t) дельта-кодера тогда, 25 когда сигнал аппроксимации U l(t) не может "догнать" быстро изменяющийся входной сигнал U(t) на протяжении двух и . более тактовых интервалов.

Иаличие многоэлементных "пачек" в .сигнале у() свидетельствует о том, что дельта-кодер работает в режиме перегрузки, что сигнал U (t) восстанавливается с большими искажениями из-за слишком малого шага квантова35 ния Ы". Присутствие в выходном сигнале У (t) MGJ109JIPMBHTHblx пачек, на протяжении длительного интервала времени как правило, свидетельствует

1 .о том, что шаг квантования d" выбран слишком большим и восстанавливаемый сигнал U+(t) имеет низкое отнс— шение сигнал/aiyM иэ-за большой мощности шумов квантования.

Зная, таким образом, параметры входного сигнала У(), с которым должен работать. дельта-кодер, можно установить число импульсов в последовательности b(t) в. течение некоторого анализируемого интервала времени Т, которое свидетельствует q том, что кодер работает в режиме перегрузки.(велика мощность шумов перегрузки )и что шаг с1 квантования необходимо увеличить. Обозначим дан- ное число импульсов:N ц „„.

Кроме того, можно установить чис» ло импульсов в последовательности

b(t) в течение интервала времени Т лт которое свидетельствует о том, что кодер работает со слишком бэльшим шагом К квантования (а следовательно, низким отношением сигнал/шум квантования), и что шаг квантования необходимо уменьшить. Обозначим данное число импульсов N „ мин

Очевидно, тогда любое число импульсов b(t) за время Тд между Nöll„ и Я „„ будет свидетельствовать о том,1 что кодер работает с оптимальным шагом д квантования, менять который по ка не следует.

Функцию счета импульсов b(t) на интервале Тд в устройстве выполняет первый счетчик 7, на счетный вход которого поступает последовательность

b(t) с выхода элемента ИЛИ 5. Периодический интервал времени Т, на котором проводится анализ выходной последовательности y(t), определяется числом, хранящимся(в двоичном коде) в БПП 21 и постоянно присутствую-. щим на второй группе выводов БПП 21, а следовательно, и на первой группе входов элемента 22 эквивалентности.

Это число должно быть равно количеству тактовых импульсов синхропоследовательности f, укладывающихся в интервал Т ° Таким образом, как только второй счетчик 12, счетный вход ко. торого соединен с шиной 13, досчитает до числа, присутствующего на второй группе выводов БПП 21, так на выходе элемента 22 эквивалентности появится единичный импульс X(t) (фиг. 2е), который, сбросив первый 7 и второй

12 счетчики и поступив в качестве управляющего и вспомогательного сигнала на другие узлы устройства, отметит конец предыдущего и начало следующего анализируемого интервала

Т выходного сигнапа y(t) (а следовательно, и входного сигнала U(t)).

Результаты счета импульсов b(t) первым счетчиком 7 постоянно анализируются дешифратором 8, который на первом своем выходе С„ (й) генерирует короткий единичный импульс в тот момент, когда первый счетчик 7 досчитает до N цн, а на втором выходе

С2(С) - такой же импульс, когда счетчик досчитает до Идд„. Результаты анализа последовательностей

y(t) и b(t) (сигналы С, () и С (t)) в момент их появления записываются во второй буферный регистр 14 и хра1197088

При поступлении короткого единичного импульса на вход прямого счета реверсивного счетчика 18, двоичное число на его выходах, увеличивается

15 на одну единицу и на выход блока 18 мультиплексоров подключается следующий (больший ) шаг d"êâàíòîâàíèÿ иэ

БПП 21, в виде двоичного числа (ком" бинации двоичных символов ), Если

20 единичный импульс поступает на вход обратного, счета реверсивного счетчика 18, то на выход блока 18 мультиплексоров подключается предыдущий (меньший ) шаг кв ан то в ания.

Подключенный иэ БПП 21 шаг квантования (двоичное число, соответствующее размеру шага) записывается в третий буферный регистр 20 по при30 Ходу на его вход обнуления импульса (t)i и хранится íà его выходах до конца анализируемого интервала Т

Установочные входы реверсивного счетчика 18 подключены к выходам буферного регистра 20 и, таким образом, 35 информация о текущем шаге квантования (о его порядковом номере, а сле» довательно, о его размерах) в конце каждого анализируемого интервала р.40 (по приходу импульса x(t)) записывается в реверсивный счетчик 18 и слу-.. жит в качестве начального значения шага. Двоичное число, срответствую-.. щее текущему шагу квантования, с выхода третьего буферного регистра 20 поступает на вторую группу входов

АЛБ 10 и в зависимости от состояния его управляющего входа либо суммируется либо вычитается из двоичного

> числа, присутствующего на первой группе входов АЛБ 1О. Двоичное число на первой. группе входов АДБ 10 является результатом аналогичной арифметической операции, проиэведен 55 ной в предыдущем тактовом интервале, и хранящимся в первом буферном регистре 11 в течение периода одного синхроимпульса. На выходе первого буфернятся там до окончания текущего анализируемого интерв ала T> . Буферный регистр 14 таким образом может быть реализован в виде нескольких (в рассматриваемом примере — двух ) параллельных асинхронных RS-триггеров.

Импульс с выхода элемента 22 эквивалентности, приходящий в конце каждого интервала Т, стирает информацию, записанную в регистр 14, и подготавливает его таким образом к принятию информации в течение следующего интервала Т4

Комбинация сигналов с выходов вто-, рого буферного регистра 14 поступает через элементы И 16 и 17 на счетные входы реверсивного счетчика 18, причем сигнал К1() с первого выхода, буферного регистра 14 предварительно инвертируется элементом НЕ 15 и поступает через элемент И 16 на вход обратного счета реверсивного счетчика

18, а сигнал K (t) — на вход прямого счета реверсивного счетчика 18, Таким образом, если в течение интервала Т число импульсов в послеД довательности Ь(С) на выходе элемента ИЛИ 6 было меньше N на выхомин де второго буферного регистра 14 сигналы К (t) = О и К (:) = О. Соответ1 ственно на входе обратного счета реверсивного счетчика 18 в момент ОКОН чания интервала Т появляется коротМ кий единичный импульс M„(t). Если число импульсов в последовательности

b(t) будет 1мин и N q„ е To a Mo мент прихода очередного импульса

x(t) на обоих входах реверсивного счетчика 18 присутствуют нули(и реве сивн и счетчик 18 не изменит своего состояния ). Если число импульсов в последовательности b(t) эа время Т достигло N или превысило его, то в момент окончания .анализируемого интерв ала Т на входе прямо ro счета р еверсивного счетчика 18 появляется короткий единичный импульс M (t) (последняя ситуация изображена на временных диаграммах фиг. 2 ).

Блок 19 мультиплексоров представляет собой несколько мультиплексоров с объединенными управляющими входами и разделенными на группы информацион ными входами, Одноименные входы отдельных мультиплексоров образуют группы входов, объединенные в магистпаль информационных шин, по которой к информационным входам блока 18 мультиплексоров: подводится набор шагов d „ d „ êâàíòoâàíèÿ, с кото5 рыми может работать устройство и которые хранятся в БПП 21 в виде двоичных чисел. Предполагается, что дво ичное число, соответствующее К„ больше, чем двоичное число, соответству10 ющее d 1. и т.д. (d>)dГ, d<)d"5, ..., „>d"ь „).

7 1 ного регистра 11, таким образом, образуется двоичное число, величина которого определяет вепичину напряжения U (t) аппроксимации входного ф сигнала в цепи обратной связи кодера. Преобразование данного двоичного числа в уровень напряжения U+(t) производит ЦАП 9.

Таким образом, AJlH 10 с приходом каждого тактового импульса (и форми-. рованием,каждого бита выходной последовательности у(t)) совершает операцию сложения или вычитания (в зависимости от того, единичный или ну,левой символ последовательности y(t) записался в триггер 2 с двумя двоичными числами). Одно из этих чисел отображает величину сигнала У (t) аппроксимации и поступает на первую группу входов АЛБ 10 из первого буферного регистра 1!. Второе двоичное число отображает величину шага d квантования и поступает на вторую группу входов АЛБ 10 из БПП 21 через блок 18 мультиплексоров и третий буферный регистр 20. Число, отображающее сигнал U (t) аппроксимации, изме+ няется с приходом каждого тактового . импульса, так как АЛБ 10 в течение

197088 квждoI î такгового интервала либо прибавляе r к U (t) шаг Р квантования, либо вычитает из !3 (t) шаг с (в двоичном виде ), а результирующее (новое) значение сигнала U+(t.) аппроксимации записывается н первый буфергпiA регистр 1! и в течение одного тактового интервала хранится там, участвуя в очередной операции сложения или вычитания, производимой АЛБ 1О.

Число, отображающее шаг < квантования, изменяется(если это необхо димо ) только по окончанию очередного, анализируемого интервала Т . Изменение шага о происходит дискретно. Для того чтобы компадирование в устройстве было слоговым, необходимо выбирать длительность интервала Т соизмеримой с длительностью слогов речевого сигнала.

Как следует из изобретения,шаг квантования сигнала U+(t) в цепи обратной связи изменяется пропорционально числу однотипных символов в пачках выходного сигнала y(t), а значит пропорционально амплитуде и частоте входного сигнала

Uф °

1 197088

1 с не Бторену

ЮуiОер юму рееисюри

Puz.Þ ХреБергидноми гчетчилу

В11ИИПИ Заказ 7631/59 тираж 87) Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4