Резервированное вычислительное устройство

 

1. РЕЗЕРВИРОВАННОЕ ВЬИИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока памяти и процессор, информационный выход и выход обращения которого соединены с одноименными входами блоков памяти, информационные выходы которых через мультиплексор подклю/ - . / ,..,.-,., ..:,. -liMS ;.; / .%. / чены к информационному входу процессора , отличающееся тем, что, с целью повышения быстродействия, в него введены генератор импульсов, блок запрета и блок управления, вход контроля, вход обращения и выход запрета контроля которого соединены с . одноименными выходами и входом первого блока памяти, первый и второй управляющие выходы - с соответствующими входами мультиплексора и блока запрета, а синхровход - с первым выходом генератора импульсов, второй выход которого соединен с соответствздащим синхровходом блока запрета , выход которого соединен с синхровходом процессора.

COIO3 СОВЕТСКИХ

СО14ИАЛИСТИЧ1.„СНИХ

РЕСПУБЛИК

09) щ) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М АВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfTPN (21) 3550958/24-24 (22) 08.02.83 (46) 23.12 .85. Вюл. У 47 (72) В.M.ÀHòèìèðîâ и Т.В.Коробейщикова (53). 681.327(088.8) (56) Авторское свидетельство СССР

В 551644, кл. О 06 F 1 1/00, 1977.

Авторское свидетельство СССР

Р 849222 кл. G 06 F 15/16, 1981. (54 )(57 ) ° РЕЗЕРВИРОВАННОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока памяти и процессор, информационный выход и выход обращения которого соединены с одноименными входами блоков памяти, информационные выходы которых через мультиплексор подклю(SO 4 G 06 F ll/00 Н 05 К 10/00 чены к информационному входу процессора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия. в него введены генератор импульсов, блок запрета и блок управления, вход контроля, вход обращения и выход saпрета контроля которого соединены с одноименными выходами и входом первого блока памяти, первый и второй управляющие выходы - с соответствующими входами мультиплексора и блока запрета, а синхровход - с первым выходом генератора импульсов, второй выход которого соединен с соответствующим синхровходом блока запрета, выход которого соединен с синхро- Е

O входом процессора.,1200292 блока

10 !

20

30

2, Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок памяти содержит элемент зддержки, элемент сравнения, элемент свертки, регистр и накопитель, вход которого соединен с информационным входом блока памяти, первый выход - с входом элемента свертки и первым входом регистра, второй выход — с первым входом элемента сравнения, второй, третий входы и выход которого соединены соответственно с выходом элемента свертки, входом запрета контроля и контрольным выходом блока памяти, вход обращения которого соединен с входом элемента задержки, первый выход которого соединен с выходом обращения блока памяти, а второй выход — с вторым входом регистра, выход которого являет—

Изобретение относится к вычислительной технике и может быть использовано в системах с повышенными требованиями к надежности и быстродействию.

Цель изобретения - повышение быстродействия устройства.

На фиг.1-представлена схема уст.— ройства; на фиг. 2 — схема блока па . мятика на фиг.3 — схема блока управления; на фиг.4 — временные диаграммы работы.

Устройство (фиг.1) содержит про-,... цессор l блоки 2 памяти, мультиплексор 3, блок 4 управления, генератор 5 импульсов и блок 6 запрета.

Блок 2 памяти содержит (фиг.2) накопитель 7, регистр, 8, элемент 9 свертки, элемент 10 сравнения и элемент 11 задержки.

Блок 4 управления содержит (фиг.3) первый 12 и второй 13 триггеры, счетчик 14 и элемент И 15.

Повышение быстродействия достигается за счет того, что во временной диаграмме взаимодействия процессора и памяти при выборе момента sanucu информации памяти на приемный регистр процессора не учитываются по стоянно затраты времени, связанные ся информационным выходом памяти.

3. Устройство по п. 1, о т л .ич а ю щ е е с я тем, что блок управления содержит элемент И, счетчик и два триггера, первые и вторые входы которых являются соответственно входами контроля и обращения .блока управления, первый управляющий выход и выход запрета контроля которого соединены с первым и вторым выходами первого триггера,. а второй управляющий выход - с выходом второго триггера и первым входом элемента . И,. второй вход которого соединен с синхровходом блока памяти и первым входом счетчика, а выход — с вторым входом счетчика, выход которого соединен с третьим входом второго триг, гера.

I с задержкой переключения мультиплек-. сора на резервный блок памяти в случае отказа основного. При установке строба записи информации на приемный регистр процессора в затратах времени, связанных с переключением pesepва, учитывается только величина saдержки информации на мультиплексоре, находящемся в переключенном состоянии. Благодаря .этому, в цикле обращения процессора к памяти постоянно нет холостых затрат времени, предусмотренных на случай возникновения отказа.

При отказе основного блока памяти производится один раз фактическая задержка момента записи информации на время, равное длительности переключения мультиплексора на резервный блок. Для этого по сигналу контроля из блока памяти блок управления обес. печивает выдачу команды на схему запрета, которая производит отключение импульсов генератора от синхронизирующего входа процессора, в результате чего в процессоре не вырабаты» вается очередной отбор. Процессор переходит в режим статического останова. Неправильная информация отказавшего блока памяти не записывается на приемный регистр.

3 1200292 4

Кроме того, по сигналу контроля та — на передачу импульсов генераиз блока памяти блок управления обес-, тора 5 на вход процессора 1. Блок 6 печивает выдачу команды на мульти- реализуется схемой И. На входы обо-плексор для переключения на исправ- их блоков 2 памяти поступают из про.ный блок памяти. Время пребывания 5 цессора 1 сигналы обращения (ОБР j u процессора в .останове определяется адрес ° На выходе регистра 8 блоков 2 величиной задержки переключения муль- .появляется информация (ИНФ ). После типлексора. Счет времени обеспечива« мультиплексора информация основного ется блоком управления, который по блока 2 памяти поступает на вход проистечении заданного интервала снимает !О цессора 1 (ИНФ ). По стробу (СТР)прокоманду со схемы запрета, в резуль- изводится запись информации на притате чего. импульсы генератора вновь емный регистр процессора I. начинают поступать в процессор. По При возникновении отказа основочередному стробу плавильная информа- ного блока 2 памяти на выходе элеменция резервного блока записывается в 15 та 1.0 сравнения формируется сигнал процессор. контроля (КОН ), который по строб к памяти содержит элемент сверт. с элементом ll записывается на триг- о У ки и сравнения, предназначенные для геры 12 и 13, Одновременно информация контроля информации, считываемой из отказавшего блока 2 записывается на накопителя. При обнаружении ошибки 20 регистр 8 и проходит на выход блока элемент сравнения обеспечивает вы- 2. Прямой сигнал с вых с выхода триггера работку сигнала контроля, поступающего на блок управления. Элемент мультиплексора 3, который начинает, задержки обеспечивает получение стро- . перестройку на связь процессора с реб а записи информации. накопителя на 25 зервным блоком памяти. Одновременно с регистр и строба фиксации сигнала: этим сигнал с выхода триггера 13, постуконтроля на триггерах блока управ- пающий на управляющий вход (ЗАПР) ления. элемента 6, отключает генератор 5 от

Блок управления содержит триггеры. процессора 1, в результате чего прекоторые обеспечивают фиксацию сиг- 30 кращается формирование стробов в нала контроля блока памяти. Первый процессоре 1, следовательно, непратриггер предназначен для управле- вильная информация памяти не записыния мультиплексора, вход которого вается на приемный регистр.

:соединен с прямым выходом первого триггера. Второй триггер,предназна35

Сигнал с выхода триггера 13 з риггера запусчен для управления элементом запрета. кает через элемент И 15 счетчик 14 чет времени пребывания процессора в который начинает считать импульостанове обеспечивается с помощью .

r сы поступаю 5. поступающие с генератора 5. В простейшем случае использования в кагером и считающего импульсы генера- честве счетчика 14

Ф 40 сдвигового регисттора. Отсчитав заданный интервал, ра начинается сдвиг логической "1", счетчик обеспечивает сброс второго По истечении заданного интервала триггера в исходное состояние, в ре- времени счетчик 14 вырабатывает сиг-. .зультате чего возобновляется работа нал, который возвращает триггер 13 р цессора. Инверсный сигнал первого 45 в исходное состояние. Импульсы енетриггера обеспечивает исключение .ратора 5 начинаю инают поступать на вход повторного срабатывания по отказу процессора 1 появляется ст б блока 2

Ф я стра, по регистр процеспамяти. Элемент И предназна- . которому в приемный ег чен для стробирования сигнала запус- . сора 1 через переключенный мульicà счетчика импульсами генератора. типлексор 3 записывается правильная информация резервного блока 2

Устройство работает следующим образом. Инверсный сигнал триггера 12 сраПри отсутствии .отказов блок 4 уп- зу после сраб е сра атывания триггера поравления находится в исходном состоя- ступает на тупает на элемент 10, запрещает пов" нии, при котором мультиплексор 3 на- торную выработку сигналов контроля о ращениях процессора к памяти. строен на связь процессора 1 с основ- при обращениях п иым блоком 2 памяти, блок 6 запре- В системах с несколькими резервиI 200292

ВНИИПИ Заказ 7869/55 Тираж 709 Подписное

Филиал ППП "Патент", r.ужгород,ул.Проектная,4 руемыми блоками памяти, имеющими контроль,.работа аналогична, при этом сигналы контроля должны быть собраны по ИЛИ. Данное рещение можно также использовать при резервировании процессоров,