Устройство для ввода информации

 

" СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„2 3505

»50 4 G Об F 3/05

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3770890/24-24 (22) 06 . 07 . 84 (46) 07.01.86. Бюл. М - 1 (71) Казанский ордена Трудового

Красного Знамени и ордена Дружбы народов авиационный институт им. А.Н. Туполева (72) 1О.К. Евдокимов, Д.В.- Погодин, Е.Ф. Базлов и С.Н. Варнавский (53) 621.9-503.55 (088.8) (56) Авторское свидетельство СССР

1Ф 737943, кл. G 06 F 3/05, 1980.

Авторское свидетельство СССР

Р 450157, кл. G Об F 3/05, 1974. (54)(57) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее элементы сравнения, первый элемент ИЛИ, блок управления, блок приоритета, первый счетчик, цифроаналоговый преобразователь, группу элементов И, группу триггеров, выходы которых соединены с первыми входами элементов сравнения, вторые входы которых являются аналоговыми входами устройства, второй выход блока управления соединен с входом счетчика, выходы которого соединены с входами цифроаналогового преобразователя, выход которого соединен с третьими входами элементов сравнения, выходы которых соединены соответственно с входами первого элемента ИЛИ и входами блока приоритета, выходы второй группы которого соединены соответственно с вторыми входами элементов И группы, выходы которых соединены с первыми входами триггеров группы, вторые входы которых соединены с первым выходом блока управления, четвертый выход которого соединен с первыми входами элементов И группы, выход первого элемента ИЛИ соединен с третьим входом блока управления, второй вход которого соединен с выходом старшего разряда первого счетчика, о т л и ч а ющ е е с я тем, что„ с целью повышения быстродействия путел» уменьшения избыточности вводимой информации, в него введены второй счетчик, первый и второй элементы задержки, блок памяти, генератор импульсов, первый и второй триггеры, элемент И, второй и третий элементы ИЛИ, выходы первой группы блока приоритета соединены с входами первой группы блока памяти, выходы которого являются информационными выходами устройства, второй выход второго триггера соединен с первым входом блока памяти, входы второй группы которого соединены с выходами второго счетчика, первый вход которого соединен с выходом старшего разряда первого счетчика и первым входом первого триггера, второй вход которого соединен с выходом старшего разряда второго счетчика, второй вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходОм элемента И, первый вход которого соединен с первым выходом второго триггера, первый вход которого соединен с четвертым выходом блока управления и входом первого элемента задержки, выход которого соединен с вторым. входом элемента И, второй выход блока управления соединен с вторым .входом второго триггера, вторым входом третьего элемента И и входом второго элемента задержки, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом блока памяти, третий вход которого соединен с третьим входом третьего элемента ИЛИ, 1203505 выходом генератора импульсов и является выходом устройства, вход генератора импульсов соединен с выходом первого триггера, второй вход второго элемента ИЛИ соединен с третьим выходом блока управления, первый вход которого является управляющим входом устройстR.а .

Изобретение относится к вычислительной технике и может найти применение в информационно-измерительных системах, в автоматизированных системах для научных исследований, в системах автоконтроля.

Цель изобретения — повышение быстродействия путем уменыаения избыточности вводимой информации.

На чертеже приведена блок-схема устройства.

Устройство содержит аналоговые входы 1, -1>, первый триггер 2, информационные выходы 3, управляющий выход 4, управляющий вход 5, элементы 6 сравнения, первый элемент ИЛИ 7, блок 8 управления, блок

9 приоритета, первый счетчик 10, цифроаналоговый преобразователь (ЦАП) 11, группу 12 элементов И, группу триггеров 13, второй счетчик 14, первый элемент 15 задержки, блок 16 памяти, генератор 17 импульсов, второй триггер 18, элемент И 19, третий элемент ИЛИ 20, второй элемент 21 задержки, второй элемент ИЛИ 22.

Устройство работает следующим образом.

Аналоговые сигналы подаются на входы 1„-1 . На вход счетчика 10 и на вход счетчика 14 через элемент ИЛИ 20 блок 8 управления подает последовательность импульсов.

При этом триггер 18 вэводится в единичное состояние, формируя на выходе единичный сигнал, поступающий на один из входов блока 16 памяти.

Одновременно импульсы с второго выхода блока 8 управления поступают через элемент ИЛИ 20 на вход счетчика 14 и формируют последовательно увеличивающийся адрес ячейки памяти блока 16. Кроме того, импульсы также поступают на элемент 21 задержки, а с него через элемент ИЛИ

22 на управляющий вход "Запись" блока 16 памяти и осуществляют зались информации, сформированной на его входах, в ячейку памяти по адресу„ определяемому содержимым счетчика 14.

Цифроаналоговый преобразователь

11 преобразует цифровой код на выходе счетчика 10 в аналоговую величину, поступающую на входы элементов 6 сравнения, которые срав20 нивают эту аналоговую величину с аналоговыми величинами на входах 1 -1 . Если указанные величины на входах некоторого элемента 6 сравнения совпадают, то на его выходе устанавливается единичное состояние. Если хотя бы один из элементов 6 -6 сравнения находится в единичном состоянии, то элемент ИЛИ 7 вырабатывает сигнал, ЗО поступающий в блок 8 управления.

Одновременно с этим блок 9 приоритета формирует на своих выходах позиционный и двоичный коды номера старшего по установленному приоритету элемента сравнения их всех тех, которые находятся в данный момент в единичном состоянии.

С момента появления единичного сигнала на выходе элемента ИЛИ 7

4( блок 8 управления прекращает выдачу импульсов с второго выхода на

120350 входы счетчиков 10 и 14 и формирует сигнал на третьем выходе, который поступает на вход "Запись" блока

16 памяти. По этому сигналу осуществляется запись кода адреса, соответствующего номеру входа аналоговой величины, для которого входная аналоговая величина равна аналоговой величине на выходе цифроаналогового преобразователя 11, и сформированного на первой группе выходов блока 9 приоритета, в ячейку памяти блока. Параллельно с ко,ом адреса в один из разрядов ячейки памяти записывается также единица или нуль в зависимости от состояния триггера 18.

По окончании этой операции блок

8 управления формирует на четвертом выходе сигнал, который поступает на входы всех элементов И 12; -12 „ а также на вход триггера 18, устанавливая его в нулевое состояние, и на вход первого элемента 15 задержки. Вторые входы элементов И 12 -12„ соединены индивидуально с выходами блока 9 приоритета, на которых формируется позиционный код адреса входа аналоговых величин, для которого входная аналоговая величина равна аналоговой величине на выходе цифроаналогового преобразователя 11. Поэтому при наличии сигнала на каком-либо из этих выходов блока 9 приоритета происходит установка соответствующего триггера 13 в единичное состояние. В силу того, что сигнал с выхода каждого из этих триггеров 13 поступает на запрещающий вход соответствующего элемента 6 сравнения, он принудительно устанавливается в нулевое состояние и удерживается в нем до окончания всего цикла преобразования.

Одновременно с этим задержанный импульс с выхода элемента 15 задержки через элемент И 19 проходит на вход счетчика 20 только в том случае, когда на втором выходе блока

8 управления очередной импульс отсутствует. Это имеет место тогда, когда единичный сигнал на выходе элемента ИЛИ 7 сохраняется.

Если единичный сигнал на выходе элемента ИЛИ 7 сохраняется, что указывает на наличие единичного состояния еще одного или нескольких элементов 6 сравнения, то блок 8

50 у равления вырабатывает очередной сигнал Запись на третьем выходе и описанный выше процесс записи информации в блок 16 памяти повторяется, с той лишь разницей, что с выхода триггера 18 в блок 16 памяти записывается нуль.

Таким образом, нулем в данном разряде информационного сло а блока

16 памяти кодируется признак того, что записанные в памяти адреса входных аналоговых величин соответствуют случаю одновременно срабатывания нескольких схем сравнения, а единицей кодируется признак приращения аналоговой величины на выходе цифроаналогового преобразователя 11 на одну ступеньку шага квантования.

В случае, когда после очередного импульса на втором выходе блока 8 управления срабатывает один или несколько элементов 6 сравнения, элемент ИЛИ 7 подает единицу на третий вход и на третьем выходе блок 8 вырабатывает управляющий сигнал "Запись", поступающии на вход элемента ИЛИ 22, то одновременно с ним, благодаря элементу 21 задержки, на другой вход элемента ИЛИ 22 поступает задержанный сигнал, т.е. происходит дублирование сигнала

Запись", что не меняет условия фупкционирования системы ввода.

Когда сигнал на выходе элемента ИЛИ 7 становится нулевым, т.е. принудительно с помощью соответствующего триггера 13 устанавливается в нулевое состояние последний из элементов 6 сравнения, сработавших в данном такте преобразования, разрешается дальнейшее поступление импульсов на вход счетчика 10.

Единичное состояние любого триггера 13 сохраняется до конца цикла преобразования, что обеспечивает запоминание в конце каждого такта преобразования только по тем входам аналоговых величин, элементы 6 сравнения которых устанавливаются в единичное состояние в данном такте преобразования.

В конце цикла записи ячейки блока 16 памяти заполняют информацией,содержащей код адреса входных аналоговых величин 1, -1„ и код признака.

Причем расположение кодов по ячейкам блока 16 памяти строго упорядо1 20:«505 чено по степени — îçðàñòàíèÿ амплитуд входных анялОГсвых Hpëì÷èí

1.т 1,„ поскольку эдпесация ячеек памяти осуществляется по содержимому счетчика 14т которое либо последовательно увеличивается аналогичН0 содержимомту оНРТННКа 10 (caapo вательно,, пропорционально сигналу на выходе цифроаналсгового преобразователя 11), что кодируетс" залисью единиц по одному из информационных входов блока 16 памяти, либо (если одновременно сработали

H. есколько элементов 6 сравнения HUH

Одном 3на1ге 7™Р атталогов О го сит на па на. выходе цифроаналогового преОбразователя 11) последовательно ув личива= t H гто и =Ее Нроса сработавших на данном такте =-лементов о сравнения блоке . 9 приоритета, что кодируется записью нулей по соответствующему входу бпока 16 паблока 16 памяти зыбиЦИСЛО Я Г; ЕК рается больп е количества уровней квантования на вел,-гчину, рави-ло коЛИЧЕСГВУ ВХОДНЬ.*;.— ан-СЛОГОВЫХ ВЕЛИЧИН (входных каналов; . с тем, чтобы при срабатыв".нv>-, всех =,ле.:iåнтов 6 срав=

Н н яя:-та Но леднет".т;т«у,г;:еньк э ана-логового сиг:-.=-ла ний-;:оа-.-aaoãoâoão ггреобразователя ", : Объ = :.:. памяти был достаточен цля записи соответ-oтвующей -информаци- .

По окончании цикл- записи блок

8 управления вырабатывает сигнал сброса триггеров 13, счетчик 10 переполняется. Одновременно по г.:ерепаду «фронту) сигнала со стар= та=ro paapÿäa счетчика 10 счетчик

14 устанавливается в нулевое состояние, взводится в единичное сос=-ояние триггер 2 и генератор I7 начинает генерировать последовательность импульсов, поступающих на вход счетчика 14 и вход "СчитыВаНВВ" 6JIoKa 16 HaMHTH . Одновременно с этим формируется запрос на упраьляющем выходе ч устройств=.

1 ВАМП Л Ь! Ы S ПО - т УлаЮЩИ P Vc В Х ОД счетчика 4, последовательно увели-. чивают содержимое счетчика 14 на единицу и этим обеспечивают после-. цовательное считывание по адресам ячеек памяти информации„ хранящейся в блоке 16 памяти, во внешнее устройство, подключенное к информа ционным выходам 3 системы ввода.

По окончании цикла считывания во внешнее устройство счетчик 14 переполняется. При этом сигнал на выходе его старшего разряда, пода— ваемый на нулевой вход триггера 2, с единичного состояния переходит

1О в нулевое, по которому (по фронту сигнала) триггер 2 переключается в нулевое состояние и генератор 17 прекращает выдачу импульсов.

Гчедующий цикл преобразования,„

15 аналогичный описанному, начинается после прихода ситгнала на вход 5 устройства ввода от внешнего устройства.

Таким образом, в предлагаемой

?О системе ввода результаты преобразования вводятся во внсшнее устройство в виде кодов адресов входных аналоговых величин 1 — 1т., и кода признака, указанного выше и занимающего один разряд в выходном информационном коде. При этом в вводимой. последовательности коцы упорядочены таким образом, что первый вводимый результат соответствует номеру (адресу) канала, имеюг.,его амплитуду в один квантованный уровень, второй результат — номеру канала, имеющего амплитуду в два квантованньгх уровня, и т.д., если

З разряд признака содержит единицу.

Если разряд признака — нуль, то коды адресов соответствуют входным каналам, совпадающим по амплитуде.

Указанное обстоятельство дает воз40 можность по мере ввода однозначной расшифровки внешним устройством амплитуды входных аналоговых величин

1:;-1;-, Gea- ввода в него информации об амплитудах. Это существенно

45 уменьшает объем вводимой во внешнее устройство информации. Кроме этого, соответственно разрядности кода ампттитудьт уменьшается количество выходных линий связи, а также уменьша.тся объем памяти внешнего устройства .--.а величину,. необходимую для хране:-:ия h Кодов, эквивалентных входным аналоговым величинам 1„ -1 т

Предлагаемое устройство выгодно особенно в том случае, когда разрядность кода адреса меньше разрядности кода амплитуды, так как число вьглодных линий связи минимально, а

Составитель В. Верховский

Техред И.Асталош Корректор С, Шекмар

Редактор В. Петраш

Заказ 8417/5 1

Тираж 709 Пбдписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r Ужгород, ул. Проектная,4 также в случае использования в системах допускового контроля, реализующих операции "Больше" или "Меньше" нормы. В таких системах контроля важным является получение инфор- ! 203505 8 мации об адресах входных аналоговых величин, превьппающих или не превышающих заданные нормы, а сама амплитуда имеет второстепенное значение.