Конвейерное арифметическое устройство

 

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН зи ыазлп

ping g С 06 F 7/38.

Мр.(,,, I

I ! а 2:

4 ф.-:,- .

- Ъф а а Р

ОПИЬАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3771709/24-24 (22) 16.07.84 (46) 07.01.86. Вюл. Р 1 (72) А.A.Ìåëüíèê и И.Г.Цмоць (53) 681.325(088.8) (56) Авторское свидетельство СС Р

У 898425, кл. G 06 F 7/52,1980.

Авторское свидетельство СССР

Ф 942005, кл. G 06 F 7/552, 1980.

Авторское свидетельство СССР

Ф 1089577, кл. С 06 Г 7/38, 1982. (54)(57) КОНВЕЙЕРНОЕ АРИФМЕТИЧЕСКОЕ

УСТРОЙСТВО, содержащее вычислительных блоков (1 — разрядность чисел), каждый из которых содержит регистр делимого, регистр делителя, сумматор-вычитатель, триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вычислительные блоки с второго по Н -й содержат также регистр частного, а вычислительные блоки с первого по (N -1)-й содержат также коммутатор, причем первый и второй информационные входы устройства соединены соответствено с информационными входами регистров делимого и делителя первого вычислительного блока, вход задания режима устройства соединен с управляющими входами коммутаторов вычислительных блоков, тактовый вход устройства соединен с тактовыми входами триггера и регистров делимого, делителя и частного вычислительных блоков, выход регистра частного последнего вычислительного блока является выходом старших разрядов частного устройства, выходы разрядов регистра частного К -го вычислительного блока соединены с информационным - вхоцами соответствующих разрядов регистра частного (% . + 1)-го вычислительного блока (K=1,...,Н, — 1), выход триггера соепкне r с управляющим входом сумматора-вычитателя пе.ного вычкслительнога блока, причем в вычислительном блоке выходы регистра делимого к регистра делителя соединены соответствено с первым и вторым информ; цкон:.ыми входамк сумматора-вычктателя, инверсный к прямой выходы первого разряца которого соединены соответственно с первым к вторым кнформационнымк входамк первой группы коммутатора, инверсный выход первого разряда сумматора-вычитателя и выход: первого разряда регистра делителя соединены соответственно с первыми к вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит элемент: ИСКЛЮЧАЮЩЕЕ ИЛИ причем первые разряды первого и второго а информационных входов устройства со- единены соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход которого соединен с информационным входом триггера, выходы регистра делителя, кроме (K+1)-го и (К+2)-ro разрядов К -го вычислительного блока соединены с соответствующими входами регистра делителя (k(+1)-го вычислительного блока,, выходы первого и второго разрядов коммутатора К -го вычислительного блока соединены соответственно с информационными входами (К +1)-го и (К+2)-го разрядов регистра делителя (К+1)-го вычислительного бло12О3:11 ка, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

g -го вычислительного блока соедине ., с информационным входом младшего разряда регистра частного (1(+1)-ro вычислительного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последнего вычислительного блока является младшим разрядом выхода частного устройства, вход задания режима которого соединен с входом установки в "0" триггера, входами установки в О" разрядов, кроме третьего, регистра делителя, первого вычислительного блока и входом установки в "1" (K+2) †:

ro разряда регистра делителя К-ro вычислительного блока, выход регистра делителя последнего вычислительного блока является выходом значения

Изобретение относится к вычислительной технике и предназначено для использования в специализированных цифРовых вычислительных машинах высокой производительности.

Цель изобретения — повышение быстродействия.

На чертеже представлена схема конвейерного арифметического устройства.

Конвейерное арифметическое устройство содержит тактовый выход 1, .первый информационный вход 2, второй информационный вход 3, вход 4 задания режима, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 5, триггер 6, вычислительные блоки,7, каждый из которых содержит регистр 8 делимого, регистр 9 делите ля, регистр 10 частного, сумматорвычитатель 11, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 12 и коммутатор 13.

Операция деления в устройстве выполняется над дополнительными кодами исходных чисел. Операция извлечения квадратного корня сводится к операции деления на переменный делитель.

Устройство работает следуюшим образом, Перед началом работы устройства на входе 4 задания режима задается код операции — деление (потенциал квадратного корня устройства, выход (К+I)-го разряда сумматора-вычитателя К-го вычислительного блока соединен с К-м разрядом информационного входа регистра делимого (К+1)-го вычислительного блока, младший разряд первого информационного входа сумматоров-вычитателей всех вычислительных блоков, кроме первого, соединен с входом логического нуля устройства, а также в K-м вычисли— тельном блоке выход (К вЂ” 1)-го разряда регистра частного соединен суправляющим входомсумматора-вычитателя, выходы (К+1) -го и(К+2)-го разрядов ре— гистра делителя соединены соответственно с первым и вторым информационными входами второй группы коммутатора, 2 логического нуля) или извлечение квадратного корня (потенциал логической единицы).

При выполнении устройством опе5 рации деления коммутаторы 13 устанавливе.,вся в положение, когда на их выходы поступает информация с входов

;торой группы. Потенциал логического нуля на установочных входах триггера

6 и регистров 9 разрешает запись информации с их информационных входов.

Делимое и делитель в дополнительном коде поступают в устрой15 ство соответственно по первому 2 и второму 3 информационным входам.

Знак делимого и делителя поступает на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, и в случае равенства знаков на его

20 выходе получают сигнал логического нуля, а в случае неравенства — сигнал логической единицы.

По первому тактовому импульсу информация с входов 2 и 3 устройства записывается в регистры 8 и 9 первого вычислительного блока 7, а информация с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 — в триггер 6. Информация с инверсного выхода триг30 гера 6 поступает на управляющий вход сумматора-вычитателя 11 и задает режим работы — вычитание (потенциал

12085 логической единицы) или суммирование (потенциал логического нуля).

Знак результата операции с инверсного выхода первого разряда сумматора-вычитателя 11 поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, на первый вход которого поступает знак делителя с выхода первого регистра 9, и в зависимости от равенства или неравенства информации на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 получают логический нуль или логическую единицу. Информация на выходе данного элемента является первым разрядом частного, а также опреце- ляет код операции сумматора-вычитателя 11 второго вычислительного блока 7 .

По второму тактовому импульсу в регистры 8 и 9 первого вычислительного блока 71 записываются новые эпементы обрабатываемого массива, а в триггер 6 — информация с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5. Одновременно в регистры 8 — 10 второго вычислительного блока 7 записывгет-я информация с выходов первого вы:=ислительного блока 7> .Во втором вьиис. лительном блоке 7> выполняется вторая итерация операции деления, т.е. вычитание делителя с первым частным остатком, сдвинутым влево на один разряд.

Знак результата операции с инверсного выхода первого разряда сумматора-вычитателя 11 поступает на второй вход элемента ИСКЛЮЧАЮЩЕЕ

ИПИ 12, на первый вход которого поступает знак делителя, и в зависимости от равенства или неравенства входной информации на выходе данного элемента получают "0" или "1".

По следующим тактовым импульсам устройство работает аналогично, т.е. в каждом вычислительном блоке 7к

"выполняется одна итерация алгоритма деления.

Старшие разряды результата деления получаются на выходе регистра 10, а младший — на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 вычислительного блока 7 после прохождения данных через все вычислительные блоки.

При выполнении операции извлечения квадратного корня на вход 4 задания режима подается потенциал логической ециницы, который устанавливает триггер 6 в "О", а коммутато10

1 г 4

| ры 13 — в положение, когда на их выход поступает информация с входов первой группы, Потенциал логической епиницы на установочных входах регистра 9 пер- вого вычислительного блока 7 устанавливает его третий разряд в

"1", а все остальные в "О". В других вычислительных блохах 7К в данном режиме выход (К 2)-го разряда регистра 9 устанавливается в единицу.

По первому тактовому импульсупервое подкоренное число с первого информационного входа 2 записывается в регистр 8 первого вьиислительно1 го блока 7 . С регистра 8 число поступает на первые входы сумматоравычитателя 11, на вторые входы которого поступает информация с регистра 9. На выходе сумматора-вычитате ля 11 первого вычислительного блока получают результат вычитания, кото-, рый определяет старший разряд результата Z (peçóëüòàò вычитания больше или равен нулю — Z = 1, меньше нуля — Z = О) и код операции для сумматора-вычитателя 11 второго вьиислительного блока 7 (результат вьиитания больше или равен нулю — вычитание, меньше нуля — сум— мирование).

По второму тактовому импульсу

B регистр 8 первого вьиислительного блока 74 записывается новое подкоренное число, от которого вычитается число, записанное в регистре 9. Одновременно в регистры 8 — 10 второго вычислительного блока 7 записывается информация с выходов перво го вычислительного блока 74 . Во втором вьиислительном блоке 7 происходит суммирование или вычитание числа, записанного в регистре 9 от первого частотного остатка, сдвинутого влево на один разряц. В зависимости от результата операций получается следующий разряд результата. По следующим тактовым импульсам устройство работает аналогично, т. е. в каждом вычислительном блоке 7 выполняется одна итерация алгоритма извлечения квадратного корня. Результат извлечения квадратного корня получают на выходе регистра 9 вычислительного блока 7 после прохождения данных через ,все вычислительные блоки.

1203511

Составитель А.Клюев

Техред И;Асталош Корректор A,Îáðó÷àð

Редактор В.Петраш

Тираж 709 Подписное

ЪНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Заказ 8417/51

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4