Устройство для вычисления функций

 

Изобретение относится к области вычислительной техники и может быть использовано для ускоренного вычисления функций F (х,у) от двух аргументов в специальных ЭВМ. Цель изобретения - расширение функциональных возможностей устройства за счет вычисления функций двух переменных. Устройство содержит регистр старших разрядов первого аргуме.нта, регистр младших разрядов первого аргумента, регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента, первьш, второй и третий коммутаторы, сумматор, регистр результата, сдвигатель, первый , второй, третий, четвертый, пятый , шестой, седьмой и восьмой блоки памяти, первый, второй и третий буферные регистры, преобразователь прямого кода в дополнительный и блок синхронизации. Вычисление функций двух переменных обеспечивается введением регистров старших и младших разрядов второго аргумента, двух буферных регистров, трех блоков памяти и коммутатора. 1 ил. (П

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУБЛИК (19) (ll) (51) 4 С.06 F 1/02

OllHCAHHE ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ Т1Ф (21) 3792465/24-24 (22) 04.07.84 (46) 23.01.86. Бюл. ))- 3 (71) Омский политехнический институт (72) А.Н.Флоренсов, В.И.Потапов и Е.Н.Белютин (53) 681.325(088.8) (56) Патент Великобритании У 1413045, кл. G 06 F 15/20, опублик. 1975.

Авторское свидетельство СССР

У 711556, кл. С 06 F 1/02, 1980. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ (57) Изобретение относится к области вычислительной техники и может быть использовано для ускоренного вычисления функций F (х,у) от двух аргументов в специальных ЭВМ. Цель изобретения — расширение функциональных возможностей устройства за счет вычисления функций двух переменных.

Устройство содержит регистр старших разрядов первого аргумента, регистр младших разрядов первого аргумента, регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента, первый, второй и третий коммутаторы, сумматор, регистр результата, сдвигатель, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки памяти, первый, второй и третий буферные регистры, преобразователь: прямого кода в дополнительный и блок синхронизации. Вычисление функ- Е ций двух переменных ббеспечивается введением регистров старших и младших разрядов второго аргумента, С двух буферных регистров, трех блоков памяти и коммутатора. 1 ил. . Я

1206767

Изобретение относится к области вычислительной техники и может быть использовано для ускоренного вычисления функций F (х, у) от двух аргу ментов в специализированных ЭВМ.

Цель изобретения — расширение функциональных возможностей за счет вычисления функций двух переменных.

На чертеже изображена блок-схема предлагаемого устройства. 10

Устройство содержит регистр 1 старших разрядов первого аргумента, регистр 2 младших разрядов первого аргумента, регистр 3 старших разрядов второго аргумента, регистр 4 15 младших разрядов второго аргумента, первый, второй и третий коммутаторы 5 — 7, соответственно, сумматор 8, регистр 9 результата, сдвигатель 10, первый, второй, третий, четвертый, . 20 пятый, шестой, седьмой и восьмой блоки памяти 11 — 18 соответственно.

Кроме того, в состав устройства входят первый, второй и третий буферные. регистры 19 — 21, преобра- 25 зователь 22 прямого кода в дополнительный и блок 23 синхронизации.

Устройство вычисляет значения

Г (х, у) функций на основе соотноЫ(х ) щения F(x,y)=F(x,,у, )+sign(- — --2 --)»

Eof j — j Z P д„) . дР(х, 2, )

) дГ(»„ц„)1

jå,,,""" j,å.,, g)

2 Д, где х,, д х определяются со.:.тветственно, старшими и младшими разрядами двоичного кода первого аргумента х, а у,, ьу определяются соответственно старшими и младшими разрядами двоичного кода второго аргумента у, х=х +hx, ) =g,+ ьу и погрешность соотношения (1) может быть сделана . выходящей за пределы разрядной сетки путем надлежащего разбиения двоичного кода аргументов на старшие и младшие разряды.

Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки 11 — 18 памяти хранят таблицы

dF(x. у ) значений log / — -„— +- — / log

Я лх * 2

dF(x, ч ) dF(x, ц ) и

/ — — - — Sg — -- -2- — log ьх 2

dF(x, u ) . 55

log ь у Sg — — — F(x и. ) cooT2 о Jo

Ч ветственно, где функция Sg определяется соотношением

0 если 2>0, S (2)=

1, если Z<1.

На регистрах старших 1 и младших 2 разрядов первого аргумента хранятся соответственно значения х и ах, а на регистрах старших 3 и младших 4 разрядов второго аргумента хранятся соответственно значения у, и ьу. Преобразователь 22 в зависимости от значения на управляющем входе передает поступающий на его информационный вход двоичный код без изменения, или преобразуя в дополнительный код числа с обратным знаком.

Первый, второй и третий буферные регистры запоминают поступившую на них информацию по концу тактовых импульсов от блока 23 синхронизации., Устройство для вычисления функций работает в пять тактов следующим образом. В первом такте по поступающим на входы первого, второго, третьего, седьмого и восьмого блоков 11, 12, 13 17 и 18 памяти значениям пар кодов (х, у ) в результате выборки на их выходах образуются соответстdF(x,, Уо ) венно значения log / — †- 7

dx

/dF(x,g. ) dF(x о ) у

dF(x,,у )

Sg — — — — —, F(x,,ó, ), используеС1 у мые в последующих тактах. Одновременно в первом такте по поступающим на входы четвертого и шестого блоком памяти значениям Ь х и ь у на их выходах образуются значения 1оя ьх и 1о,ьу.

Во втором такте сигналы, поступающие из блока 23 синхронизации на управляющие входы первого и второго коммутаторов 5 и 6, подключают к выходам первые их выходы.

Поэтому через первый и второй коммутаторы 5 и 6 на первый и второй входы сумматора 8 поступают значеС1Р(ХО У<> ) ния 1од /- — - -2- — / и log ьх обраdx

2 зующие на его выходе значение

Z =log (/ — -- — / h х) целая

dF(x», ) х 1 dx

Э часть Z g, и дробная часть Ь Z „которого запоминаются в конце такта на первом буферном регистре 19 и на входе пятого блока 15 памяти.

В третьем такте сигналы от блока 23 подключают к выходам первого, второго и третьего коммутаторов 5

В пятом такте сигналы от блока 23 подключают к выходам первого и второго коммутаторов 5 и 6 третий и второй их входы соответственно. Поэтому на сумматоре 8 происходит сложение значения F(x., у, )+F„ из третьего буферного регистра 21 и значения F с второго буферного регистра 20.

Результат, равный в соответствии с (1) значению функции F(x, у), запоминается на регистре 9 результата.

Устройство для вычисления функций, содержащее блок синхронизации, сумматор, регистр результата, регистр старших разрядов первого аргумента, регистр младших разрядов первого аргумента, сдвигатель, преобразователь прямого кода в дополнительный, два коммутатора, первый буферный регистр, пять блоков памяти, причем выход регистра старших разрядов первого аргумента подключен к поразрядно объединенным первым адресным входам первого, второго и третьего блоков памяти, информационные выходы первого и второго блоков памяти подключены соответственно к первому и второму информационным входам первого коммутатора, выход которого подключен к первому информационному входу сумматора, выход регистра младших разрядов первого аргумента подключен к адресному входу четвертого блока памяти, выход которого подключен к первому информационному входу второго коммутатора, выход которого подключен к второму . информационному входу сумматора, выход которого подключен к поразрядно объединенным входам регистра результата, первого буферного регистра и адресному входу пятого блока памяти, информационный выход которого подключен к информационному входу сдвигателя, управляющий вход которого подключен к выходу первого буферного регистра, выход сдвигателя подключен к информационному входу преобразователя прямого кода в дополнительный, первый и второй выходы синхронизации блока синхронизации подключены соответственно к управляющим входам первого и второго коммутаторов, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет вычислений функций двух

50

3 1206767

7 соответственно второй, третий и первый их входы. Пятйи блок 15 памяти путем выборки из хранящейся в нем таблицы значений 2 осуществляет преобразование аЕ„- 2, резуль4 г» тат которого поступает на информационный вход сдвигателя 10, а на управляющий его вход с выхода первого буферного регистра 19 подается значение Z»o o. Сдвигатель 10 сдвигает 10 гх значение 2 на Z„o двоичных разрядов, образуя результат 2 =2 гу к х2 ", который передается через преобразователь 22 кода, учитываюdF(хosvo ) щий знак значения ††-- — так как на его управляющий вход через третий коммутатор 7 поступает значеdF(xo ÷. ) ние Sg — — - —. Результат

dF(x у, )

F = — — — г - ах запоминается в конце х dx такта на втором буферном регистре 20. Одновременно, на первый и второй входы сумматора 8 через пер- 25 вый и второй коммутаторы 5 и 6 поступают значения log / †††- -/

ЙР(х. Z,)

2 (у и 1од ь, образующие на его выходе

dF(x, yË значение Z =log (/ — — - г — -/ь„) г,1„9 целая часть Z, и дробная часть ь"- которого запоминаются по концу такта соответственно на первом буферном регистре 19 и входе пятого бло,ка 15 памяти.

В четвертом такте сигналы от олока 23 подключают к выходам первого, второго и третьего коммутаторов 5

7 соответственно четвертый, четвертый и второй их входы. Поэтому на

40 первый и второй входы сумматора 8 поступают значения F), è F(x,,у ), результат сложения которых Р„+Г(хо,у, ) запоминается в конце такта на третьем буферном регистре 21. Одновремен- 45 но пятый блок 15 памяти выполняет ьг ц преобразование йЕ - 2 сдвига9 ь2 тель 10 путем сдвига 2 " на Z

go двоичных разрядов формирует значение 2 З, передаваемое через преобЕ разователь 22, на управляющий вход которого через третий коммутатор 7

dF(xo уо ) поступает значение Sg ††-г — с обdg

ДГ(х, y, ) 55 разованием значения F = †††- — 4У

dg запоминаемого на втором буферном регистре 20.

Формула изобретения

S 12067 переменных, в него введены регистр старших разрядов второго аргумента, регистр младших разрядов второго аргумента, два буферных регистра, три блока памяти, коммутатор, причем первые адресные входы шестого и седьмого блоков памяти поразрядно объединены и подключены к выходу регистра старших разрядов первого аргумента, вторые адресные входы 10 первого, второго, третьего, шестого и седьмого блоков памяти объединены и подключены к выходу регистра старших разрядов второго аргумента, информационный выход третьего блока памяти подключен к первому информационному входу третьего коммутатора, к второму информационному входу которого подключен информационный выход шестого блока памяти, 20 третий выход синхронизации блока синхронизации подключен к управляющему входу третьего коммутатора, выход которого подключен к управляющему

67 Ь входу преобразователя прямого кода в дополнительный, выход которого подключен к входу второго буферного регистра, выход которого подключен к поразрядно объединенным третьему информационному входу первого коммутатора-и второму информационному входу второго коммутатора, третий информационный вход второго коммутатора подключен к информационному выходу седьмого блока памяти, выход регистра младших разрядов второго аргумента подключен к адресному входу восьмого блока памяти, информационный выход которого подключен к четвертому информационному входу второго коммутатора, информационный вход третьего буферного регистра подключен к выходу сумматора, выход третьего буферного регистра подключен к четвертому информационному входу первого коммутатора, выход регистра результата подключен к выходу устройства.

ВНИИПК Заказ 8712/49 Тнраз 673 Нодписное

Филнал ППП "Патент" ° г.Yxrороg, Ул.Проектнаа, 4