Устройство для сопряжения датчиков с электронной вычислительной машиной

 

Изобретение относится к вычислительной технике, предназначено для группового управления манипуляторами и монтажно-сборочнь1м оборудованием в системах реального масштаба времени. Целью изобретения является увеличение количества управляемых, от ЭВМ датчиков. Изобретение является дополнительным к авторскому свидетельству СССР № 1129600. Цель изобретения достигается за счет введения в устройство для сопряжения датчиков с ЭВМ буферного регистра и соответствующих связей. 2 з.п. ф-лы, 5 ил. кэ о 00 СП ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЬГГИЙ (61) 1129600 (21) 3771745/24-24 (22) 1.7.07.84 (46) 30.01.86. Бюл. № 4 (72) В.В.Голицын (53) 681.326.34(088.8) (56) Авторское свидетельство СССР

¹ 1!29600, кл. G 06 F 13/00, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДАТЧИКОВ С ЭВМ (57) Изобретение относится к вычислительной технике, предназначено для группового управления манипуляторами и монтажно-сборочным оборудованием в системах реального масштаба времени. Целью изобретения является увеличение количества управляемых.от ЭВМ датчиков. Изобретение является дополнительным к авторскому свидетельству СССР №- 1129600. Цель изобретения достигается за счет введения в устройство для сопряжения датчиков с ЭВМ буферного регистра и соответствующих связей, 2 з.п. ф-лы, 5 ил.

1 1

Изобретение относится к вычислительной технике и предназначено для группового управления манипуляторами и монтажно-сборочным оборудованием в системах реального масштаба времени.

Целью изобретения является увеличение допустимого количества управляемых от ЭВМ датчиков.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — принципиальная электрическая схема анализатора сигналов; на фиг. 3 — блок связи с каналом 3HN на фиг. 4 формирователь сигналов прерывания;; на фиг. 5 — схема шифратора прерывания.

Устройство для сопряжения дат иков с 3ВМ (фиг. 1) содержит блок

1 связи с каналом 2 ЗВМ, соединенные между собой, двунаправленной шиной данных адресов, первой, второй и третьей линиями входных синхросигналов блока 1, линией выходного синхросигнала, подключенной к первому синхровыходу блока 1. Группа адресных выходов блока 1 подключена к информационному входу дешифратора 3 адресов, состоящего из первого регистра 4, выполненного на стро— бируемых 3 -триггерах, и стробируемого дешифратора 5. Стробирующий вход регистра 4 подк>пючен к первому синхровходу блока 1, а выходы его подключены к информационным ходам дешифратора 5, стробирующий вход которого подключен к второму синхрозыходу блоха 1. К линии приема дискретной информации 6 подключены вход блока 7 контроля на четнасть H вход блока 8 сдвиговых регистров разделенного на секции сдвиговьгх регистров 9, соединенных последовательно. Выходы каждого сдвигового регистра 9 подключены к первой группе информационных входов соответствующего анализатора 10 сигналов.

Вторые группы информационных входов анализаторов 10 ; с.оединены между собой и подключены к группе информационных выходов блока 1.

Первые управляющие входы анализаторов 10 сигнала подключены к соответствующим выходам дешифратора 5, вторые управляющие входы подключены к первым выходам соответствующих формирователей 11 сигналов прерывания, третьи управляющие входы соединены между собой и подключены к выходу

208557 2 блока 7 контроля на четность. Выходы анали.заторов 10 сигнала подключены к первым входам соответствующих формирователей 11 сигнала прерывания, вторые входы которых соединены между собой и подключены к третьему синхровходу блока 1, а третьи входы подключены к последовательно проходящей через формирователь 11 сигналов прерывания линии 12 предоставления прерывания.

Первые выходы формирователей 11 сигналов прерывания подключены к входам элемента ИЛИ 13, выход которого подключен к линии 14 требования прерывания канала 2 ЭВМ. Вторые выходы формирователей 11 сигналов прерывания подключены к входам шифратора 15, управляющий выход которого подключен к управляющему вхо5 . !0 !

20 ду блока 1 и тактирующему входу буферного регистра 16 памяти, информационные входы которого подключены к первой группе информационных выходов шифратора 15, а выходы — к первой группе информационных входов блока 1, вторая группа информационных входов которого подключена к второй группе информационных выходов шифратора 15.

Анализатор 10 сигналов (фиг. 2), предназначенный для контроля уровня сигнала одного из группы сигналов датчик:а, принимаемых соответствующим сдвиговым регистром 9, содержит

35 узел памяти 17, в состав которого входят второй регистр 18 для выбора номера сигнала, первый триггер 19 для настройки на ожидаемый уровень сигнала и второй триггер 20, постро40 енный на базе 1> -триггеров. Выходы второго регистра 18 подключены к адресным входам мультиплексора 21, в качестве которого может быть применен один из стандартных мультиплек45 саров, например микросхема типа

К 155 КП 7. Информационные входы мультиплексора 21 образуют пер— вую группу информационных входов анализатора 10 сигнала, а вторую

5С) группу образуют информационные входы второго регистра 18 совместно с 0 -входами первого и второго триггеров 19 и 20, Тактирующие входы регистра 18 соединены с тактирующи5 ( ми входами первого и второго триггеров 19 и 20 и подключены к первому управляющему входу анализатора

10 сигнала„ к второму управляющему

3 1 входу подключен R -вход второго триггера 20, выход которого подключен к первому входу первого элемента

И 22, второй вход которого подключен к выходу элемента ИСКЛЯЧА1ОЦЕЕ

ИЛИ 23, третий вход является третьим управляющим входом анализатора 10 сигналов, а выход — выходом анализатора 10 сигналов. Инверсный выход мультиплексора 21 подключен к первоку входу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 23, второй вход которого подключен к выходу первого триггера 19.

Блок 1 (фиг. 3) связи с каналом

2 ЭВИ содержит узел 24 формирователей (в его состав входят первый и второй шинные формирователи 25 и

26), имеющих двунаправленный канал

В, входной канал А, выходной канал С и управляющий направлением передачи информации вход У. Канал В первого шинного формирователя 25 подключен к старшим разрядам данных адресов канала 2 3ВМ, а к младшим разрядам подключен канал В второго шинного формирователя 26.

Каналы А первого и второго шинных формирователей 25 и 26 являются первой и второй группами информационных входов блока 1, соответственно каналы С первого и второго шинных формирователей 25 и 26 совместно являются группой информационных выходов, группой адресных выходов блока 1 и через наборное поле 27, предназначенное для выделения кода адреса обращения 3ВМ к описываемому уст ройству, выполненное в виде набора элементов HE и наборного поля перемычек, подключены к входам второго элемента И 28. Выход элемента И 28 подключен к Э -входу третьего триггера 29, предназначенного для фиксации обращении 3ВМ к устройству, стробирующий вход его является первым синхровходом блока 1, а выход подключен к первым входам третьего и четвертого элементов И 30 и 31.

Второй вход третьего элемента И 30 является третьим синхровходом блока

1, а выход его подключен к управляющему входу первого шинного формирователя 25 и первому входу второго элемента HJIH 32, выход которого является первым синхровыходом блока 1. Второй вход четвертого элемента И 31 является вторым синхровходом блока 1, а выход его — вто-. рым синхровходом блока 1 и подклю208557 4 чен к второму входу второго элемен— та ИЛИ 32.

Формирователь 11 сигналов прерывания (фиг. 4) содержит четвертый триггер 33, вход установки в единицу которого является информационным входом формирователя 11, выход является первым выходом формирователя ll и соединен с входом данных пятого триггера 4, синхровход которого является синхровходом формирователя Il. Неинвертирующий и инвертирующий выходы пятого триггера 4 соединены с первыми входами пятого 35 и шестого 36 элементов И соответственно, вторые входы которых соединены между собой и являются управляющим входом формирователя Il,авыходы — вторым и третьим выходами формирователя 11 соответственно, выход пятого элемента И 35 соединен с входом сброса четвертого триггера 33.

Один из возможных вариантов схемы шифратора 15, предназначенного для формирования кода вектора прерывания, например для случая, когда устройство содержит восемь анализаторов сигналов, приведен на фиг.5.

Шифратор 15 с<держит первый элемент

ИЛИ†- HЕ 37, восемь входов которого являются входами шифратора 15 и соединены с входами второго — четвертого элементов ИЛИ-НЕ 38-40 по схеме преобразования восьмиразрядного унитарного кода в трехразрядный лов зицианный двоичный код. Выход первого элемента ИЛИ-НЕ 37 является управляющим выходом шифратора 15.

Выходы второго — четвертого элемен40 тов ИЛИ-НЕ 38-40 являются первой группой информационных выходов шифратора 15, а вторая группа информационных выходов является выходами узла 41 коммутационных элементов, 45 выполненного в виде наборного поля перемычек.

Устройство работает следующим образом.

При включении напряжения пита50 ния в цепи общего сброса (не показана) канала 2 вырабатывается импульсный сигнал, которым устанавливаются в нулевое состояние триггеры 20 во всех анализаторах 10 сигЫ налов, а также триггеры 33 и триггеры 34 во всех формирователях

11, в результате чего формирователи 11 устанавливаются в пассив—

1208557!

ЗО

35 формирователь 11. ное состояние. При этом на всех входах элемента ИЛИ 13 устанавливается уровень "0", и сигнал требования прерывания на линии 14 не вырабатывается. На первых входах элементов И 36 устанавливается уровень "1", и сигнал предоставления прерывания из канала 2 по линии предоставления прерывания может передаваться для обслуживания: других устройств, имеющих меньший приоритет относительно описываемого устройства. В пассивное состояние устанавливаются и анализаторы 10 сигналов, так как прохождение сигналов через элемент И 22 заблокировано уровнем "0", поступающего на его первый вход с выхода триггера

20, и устройство не реагирует на информацию от датчиков, поступающую последовательным кодом с входа 6 в блок 8, построенный как стандартный сдвигающий регистр с параллельным съемом информаций. Отсутствие сбоев в принимаемой информа— ции проверяется блоком 7, в качестве которого может быть применена одна из известных схем, например схема контроля по модулю "2" каж. дога байта принимаемой информации или схема контроля по модулю "4". всего принимаемого слова состояния датчика. Блок 7 вырабатывает на своем выходе импульсный сигнал "1" в промежутках между сеансами связи при условии, если в предшествующем сеансе связи не зафиксирована ошибка.

Перевод одного из анализаторов

10 сигналов в состояние ожидания осуществляется следующим образом.

В адресной части машинного цикла один из кодов адреса описываемого, устройства (число адресов обращения к устройству равно количеству ана— лизаторов 10 сигналов в нем) из канала 2 поступает в каналы В шинных формирователей 25 и 26 ииз каналов С этих формирователей распределяется на входы наборного поля 27 и входы регистра 4 (на входы наборного поля подключены старшие разряды кода, определяющие основной адрес обращения к устройству), в результате чего на входе и выходе триггера 29 устанавливается сигнал "1", на входах и выходах регистра 4 устанавливается код обращения к одному из анализаторов 10. При поступлении с канала 2 синхросигнала (первый синхровход блока 1}, отделяющего адресную часть от информационной, в течение времени действия этого синхросигнала осуществляется фиксация выходных уровней сигнала на выходе триггера 29 и на выходах регистра

4. При этом на первом входе элементов И 31 устанавливается сигнал "1", на входах дешифратора 5 — код обращения к выбранному анализатору 10, а в канале 2формируется код настройки анализатора !О, представляющий собой группу битов, определяющую код номера выбранного датчика в сдвигающем регистре 9, выделенный бит для настройки на ожидаемый уровень сигнала от датчика и выделенный бит с сигналом "1" для установки в

"1" триггера 20. Пройдя из каналов

В в каналы С шинных формирователей

25 и.26, код настройки устанавливается на информационных входах всех узлов 17 памяти. При поступлении на второй вход элемента И 31 через второй синхровход блока 1 на его выходе формируется импульс, поступающий на стробирующий вход дешифратора 5, в результате чего на одном из выходов дешифратора 5 в соответствии с кодом, зафиксированным в регистре 4, формируется сигнал, поступающий на первый управляющий вход выбранного анализатора 10, при этом в регистре 18 этого блока запоминается код номера датчика в секции, который необходимо анализировать в данный отрезок времени, в триггере 19 записывается уровень сигнала, ожидаемого от этого датчика. Триггер

20 устанавливается в единичное состояние, подготовив тем самым элемент И 22 к прохождению сигнала от элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 в

Одновременно с этим сигнал с выхода элемента И 3! через второй вход элемента ИЛИ 32 поступает в канал 2 и уведомляет центральный процессор о приеме устройством информации из канала 2, после чего снимаются сигналы с первого и второго синхровходов блока 1 и завершается машинный цикл обращения к устройству.

Если в процессе управления потребуется, не дожидаясь поступления сигнала от выбранного датчика, перевести анализатор 10 сигналов в пассивное состояние, повторяется описанная выше процедура, но в коде настройки 10 анализатора выделенный бит для управления триггером 20 должен иметь уровень "0".

Аналогично независимо друг от друга могут быть активизированы или переведены в пассивное состояние остальные анализаторы 10, входящие в устройство или такие же устройства, подключенные к каналу

2 и отличающиеся друг от друга конфигурацией перемЫчек в наборном поле 27 и узле 41 коммутационных элементов.

После активизации анализатора

10 элемент И 22 оказывается подготовленным для пропускания на выход анализатора 10 импульса от блока

7 при появлении сигнала "1" на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23.

Мультиплексор 21, в качестве которого применяется стандартный мультиплексор, например микросхема типа К 155 КП 7, передает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 инвертированный сигнал от выбранного датчика. Сигнал "1" на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 появля— ется при совпадении уровней .сигналов выбранного датчика и выхода триггера 19 и, проходя через элемент И 22 на выход анализатора 1О, осуществляет активизацию связанного с ним формирователя 11 сигналов прерывания. При этом триггер 33 устанавливается в единичное состояние, сигнал "1" с его выхода сбрасывает в нулевое состояние триггер

20, переводя тем самым в пассивное состояние анализатор 10. Одновременно этот сигнал, проходя через элемент ИЛИ 13, формирует в канале

2 сигнал требования прерывания и подготавливает к переключению триггер 34.

Переключение триггера 34 происходит при передаче на второй вход формирователя 11 по линии третьего синхровхода блока 1 очередного синхронизирующего импульса канала 2, после чего формирователь 11 переходит в состояние ожидания сигнала по линии 12 предоставления прерывания, которым должна ответить 3ВМ

Для выхода на нужную подпрограмму центральный процессор осуществляет дополнительное обращение по адресу описываемого устройства. По завершении адресной части машинного цикла и приходе из канала 2 первого синхронизирующего импульса на первом входе элемента И 30 устанавливается сигнал "1".

10 !

57 8 в ответ на сигнал в линии 14 требования прерывания ° Если прохождение сигнала по линии 12 предоставления прерывания не заблокировано устройствами, имеющими более высокий,приоритет, или предыдущим формирователем 11 рассматриваемого устройства. то дальнейшее прохождение сигнала по линии 12 предоставления прерываI ния через элемент И 36 блокируется уровнем "О" на первом входе элемента И 36. Приход сигнала предоставления прерывания вызывает появление сигнала на выходе элемента И 35.

Этим сигналом сбрасывается в нулевое состояние триггер 33, в результате чего подготавливается к сбросу в нулевое состояние триггер 34, и снимается сигнал с линии 14 требования прерывания. Кроме того, сигнал с выходов элемента И 30 поступает на соответствующий вход шифратора 15, в результате чего на выходе элемента ИЛИ-НЕ 37 вырабатывается управляющий сигнал, а на выходах элементов ИЛИ-НЕ 38, 39 и 40 формируется код формирователя, вызвавшего прерывание. Управляющий сигнал с выхода элемента ИЛИ-НЕ 37 через управляющий вход блока 1 коммутирует направление передачи информации через второй шинный формирователь 26 из канала А в канал В. Код вектора прерывания из узла коммутационных элементов 41 поступает в канал 2 и используется центральным процессором для программной реализации обслуживания прерывания. Вслед за этим с линии 12 предоставления прерывания снимается сигнал, что приводит к снятию управляющего сигнала с выхода элемента ИЛИ-НЕ 37 и фиксации кода формирователя 11 в буферном регистре 16. По приходе по линии третьего синхровхода блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состояние триггера 34, и формирователь 11 возвращается в исходное состояние.

При поступлении на второй вход элемента И 30 сигнал синхронизации ввода информации в канал 2 через третий синхровход блока 1 на его выходе вырабатывается сигнал, который через управляющий вход первого шинного формирователя 25 коммутирует направление передачи информации .в нем из канала А s канал В.

Код формирователя ll последним вызвавший прерывание, иэ буферного регистра 16 памяти передается в канал 2. Вместе с тем выходной сигнал элемента И 30 через первый вход элемента ИЛИ 32 передается в канал 2, информируя центральный процессор о выдаче кода из устройства в канал 2, Центральный процессор принимает код и завершает машинный цикл обращения к предлагаемому устройству снятием синхронизирующих сигналов с первого и третьего синхровходов блока 1.

Формула изобретения

1 ° Устройство для сопряжения датчиков с ЭВМ по авт.св. М 1129600, о т л и ч а ю щ е е с я тем, что, с целью увеличения допустимого количества сопрягаемых с ЭВИ датчиков, устройство содержит буферный регистр, информационные входы и вход синхронизации которого подключены соответственно к дополнительным информационным выходам и к управляющему выходу шифратора, выходы буферного регистра подключены к третьему информационному входу блока связи с каналом, третий синхровход которого является третьим синхровхо дом устройства.

1208557

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок связи с каналом содержит два шинных формирователя, наборное поле, второй, третий и четвертый элементы И, третий триггер, второй элемент ИЛИ, информационные входы второй группы шинных формирователей являются вторым информационным входом блока свя-!

О эи, информационные входы первой груп пы первого и второго шинных формирователей являются соответственно первым и третьим информационными

«ходами блока связи, выходы первого и второго шинных формирователей являются соответственно информационными выходами первой и второй групп блока связи, выходы первого шинного формирователя соединены с входами наборного поля, выходы которого соединены с входами второго элемента И, выход которого соединен с

D-входом третьего триггера, синхровход которого является первым синх2S ровходом блока связи, первые входы третьего и четвертого элементов И объединены между собой и подключены к выходу третьего триггера, вторые входы третьего и четвертого элементов И являются соответственно вторым и третьим синхровходами блока связи, выход третьего элемента И соединен с управляющим входом второго шинного формирователя, выход четвертого элемента И является вто. рым синхровыходом блока связи и соединен с вторым элементом ИЛИ, выход которого является первым синхровыходом блока связи, управляющий вход первого шинного формирователя является управляющим входом блока связи.

1208557

8 1 (pub. 1

1208557

ЩИ. Ю

1208557

Составитель M.Åñåíèíà

Техред Т.Тулик

Редактор Л.Веселовская

Корректор С.Шекмар

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Заказ 289/58

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4