Устройство для обмена данными

 

Изобретение относится к области вычислительной техники и может быть использовано в мультипроцессорных системах обработки информации и в системах обмена данными со множеством устройств ввода-вывода. Целью изобретения является расширение функциональных возможностей за счет организации мультипроцессорного режима работы. Устройство содержит блоки сопряжения с процессором,блоки сопряжения с устройствами ввода-вывода , генератор импульсов, счетчик. 1 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) (Я)4 С 06 F 3 0

142 A (21) 3781947/24-24 (22) 21.08.84 (46) 15.02.86. Бюл. В 6 (71) Смоленское специальное конструкторско-технологическое бюро систем программного управления (72) В.Л.Почечуев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 922712, кл. G 06 Р 3/04, 1982.

Патент ФРГ Ó 2934376, кл. G 06

F 11/06, G 06 F 3/00, 1980. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ (57) Изобретение относится к области вычислительной техники и может быть использовано в мультипроцессорных системах обработки информации и в системах обмена данными со множеством устройств ввода-вывода. Целью изобретения является расширение функциональных возможностей за счет организации мультипроцессорного режима работы. Устройство содержит блоки сопряжения с процессором, блоки сопряжения с устройствами ввода-вывода, генератор импульсов, счетчик.

1 з.п. ф-лы, 4 ил.

1211

Кроме того, на фиг.3 обозначены 50 цепи сигналов: запроса связи 1 38; запроса связи К 39; управления,данные 1 40; управления, данные К 41; управления направлением передачи 42; управления направлением передачи .55

К 43; ответа УВВ 44; запроса прерывания 45; ответа УВВ 1 46; ответа

УВВ К 47; запроса прерывания 1 48;

Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных системах обработки информации и в системах обмена данными со множеством уст- 5 ройств ввода-вывода.

Целью изобретения является расширение функциональных воэможностей . за счет организации мультипроцессорного режима работы. 10

На фиг.1 приведена структурная схема устройства; на фиг.2 — структурная схема блока сопряжения с процессором; на фиг.3 — структурная схема блока сопряжения с устройст- 15 вом ввода-вывода; на фиг.4 — схема узла управления.

Устройство содержит (фиг.1) процессоры 1.1,...,1.К; блоки 2.1,. ° .2К сопряжения с процессором; магистра- 20 ли 3.1,...,3.К управляющих и информационных сигналов; блоки 4.1, °, 4.M сопряжения с устройствами вводавывода (УВВ); устройства 5.1,...,5.М ввода-вывода; генератор 6 импульсов; 25 счетчик 7.

Блок сопряжения с процессором (фиг.2) содержит дешифратор 8, второй триггер 9, первый триггер 10, узел 11приемопередатчиков, первыи и второй элемент ИЛИ 1.2 и 13.

Кроме того, на фиг.2 обозначены цепи сигналов: управления 14, синхронизации 15, признака передачи 16, данных 17, запроса прерывания 18, ответ УВВ 19, запроса связи i 20, синхронизации i 21, признака передачи i 22, управления направлением передачи i 23, управление, данные

24, запроса прерывания 1 25, за- 40 проса прерывания К 26, ответ УВВ

1 27, ответ УВВ К 28.

Блок сопряжения с УВВ содержит (фиг.3) узлы 29.1,...,29.К управления, узлы 30, 1,...30.К приемопере- 45 датчиков, первый, второй, третий элементы ИЛИ 31-33, дешифратор 34, регистр 35, мультиплексор 36, демультиплексор 37.

742 запроса прерывания К 49; адреса 50; разрешения 1 51; разрешения К 52; признака захвата магистрали 3.1 53; признака захвата магистрали 3.К 54; управления УВВ 55; данные УВВ 56; синхронизации 57; признака передачи 58; синхронизации 1 59; синхронизации К 60; признака передачи 1 61; признака передачи К 62.

Узел управления содержит (фиг.4) элемент НЕ 63, первый — четвертый элементы И вЂ” НЕ 64-67, триггер 68, элемент ИЛИ 69.

Устройство работает следующим образом.

При обращении какого-либо процесса к одному из УВВ на шине "УПР" соответствующего блока сопряжения с процессором выставляется управляющее слово, что приводит к появлению сигнала логической "1" на втором выходе дешифратора 8 и на информационном входе второго тригге-. ра 9. На шине "Данные" 17 устанавливается адрес вызываемого УВВ,сигналы "Признак передачи" 16 и"Синхронизация"15 принимают значение логической " 1". Это приводит к установлению в 1 триггеров 2 и 10. Сигнал

23 управления направлением переда-. чи с выхода триггера 10 поступает на вход приемопередатчика, что приводит к передаче управляющего слова и адреса УВВ в магистраль 3.13. К.

Сигнал 20 запроса связи поступает на соответствующие входы всех блоков 4.1-4.М, например, на первый

i вход узла управления 29,.1 блока 4.1.

На второй вход узла управления 29.1 с определенной цикличностью поступает сигнал "1" с выхода регистра 35 °

С тем же периодом на вход узла 30.1 приемопередатчиков подается разрешение с второго выхода узла 29. 1 управления.

Така как входы дешифратора 34 подключены к выходам счетчика, то на выходах дешифратора 34, а, следовательно, и регистра 35 поочередно принимают значение логической единицы сигналы разрешения магистрали, поступающие на вторые входы узлов

30. 1-30,К: Ром 1, Ром 2,...,Ром К, Ром 1 и т.д.

Поэтому по входам УВВ через соответствующий узел приемопередатчиков

30.1-30.К поочередно подключаются

1211742 магистрали 3.1.3.2,...,3.), 3. 1... и т.д.

Дешифратор 34 и регистр 35 образуют схему временного контроля. Если за время наличия сигнала логической ".1" на входе Ром 1.не поступит сигнал 44 ответа УВВ, то сигнал Ром! примет значение О, сигнал Ром 2 примет значение логической "1" и ко входам УВВ будет подключена магистраль 3.2.

При поступлении сигнала 44 ответа УВВ в установленное время соответствующий узел управления,например узел 29.1, формирует сигнал

53 признака захвата магистрали 3.1, при этом на выходе элемента ИЛИ 33 устанавливается уровень логической единицы; что приводит к запоминанию в регистре 35 текущего состояния дешифратора 34. Таким образом, сигнал

Ром I сохраняет значение 1, а Ром 2, Ром К вЂ” значение О.

Это состояние, когда первый блок сопряжения с процессом установил связь с первым УВВ сохраняется в течение всего времени пока сигнал Запрос связи" сохраняет значение логической единицы. При этом направление передачи данных может изменяться в зависимости от значения сигнала "Признак передачи".

По окончании цикла обмена информацией процессор устанавливает на шине "УПР" управляющее слово "Конец

1! связи . При этом сигнал с первого выхода дешифратора 8 устанавливает триггер 9 в исходное состояние.Переход сигнала "Запрос связи" в состояние О приводит к переходу в состояние логического "О" сигнала 53 на выходе узла 29.1 управления, а следовательно, и сигнала на выходе элемента-ИЛИ 33. Блокировка регистра 35 снимается и на его выходах

Ром,1,..., Ром К опять появляются сигнала, соответствующие сигналам на выходе дешифратора, 34. Таким образом, установленный канал связи между процессором 1.1 и УВВ 5.1 оказался разрушенным, и блок 4.1 переходит в режим опроса магистралей

3. 1,...,3. 1 К.

Если УВВ обнаружило ошибку в передаваемых данных, оно устанавливает в состояние "1" сигнал 45 запроса прерывания, который через демультиплексор 37 поступает на блок со45

5

40 пряжения с процессором. На шине 56

"Данные УВВ устанавливается адрес

УВВ, обнаружившего ошибку и код ошибки. Процессор, приняв сигнал Запрос прерывания записывает адрес УВВ и код ошибки в выделенную зону ОЗУ и обращение к,данному УВВ больше не производится.

Кроме того, УВВ может потребовать сеанса связи при отсутствии канала связи с процессором. Для этого оно устанавливает сигнал "Запрос прерывания" в состояние логической "1", а на шине данных выставляет свой адрес.

Для органиэации канала связи с

i-м процессором необходимо, чтобы сигнал 51 и 52 принял значение логической "1".

Рассмотрим формирование сигнала

51 "Разрешение 1" по схеме узла 29. 1 управления, представленной на фиг.4.

При отсутствии установленного. канала и отсутствии запроса связи рт

1-го процессора на входах 3 и 1 присутствуют уровни О. На входе 2 периодически появляется сигнал "1".

При одновременном появлении уровней

"1" на входах 2 и 5 на выходе элемента И-НЕ 65 устанавливается уровень О, на выходе элемента И-НЕ 67- уровень "1".

Следовательно, сигнал 51 принимает значение "1" на время присутствия "1" на входе 2.

На это время устанавливается. кратковременный канал связи между данным УВВ и 1-м процессором. Процессор принимает сигнал "Запрос прерывания" и адрес УВВ с шины данных, а затем осуществляет обращение к данному УВВ по описанному алгоритму °

Формула изобретения.

1.Устройство для обмена данными, содержащее первый блок сопряжения е процессором,,М блоков сопряжения с устройствами ввода-вывода, при этом первая группа управляющих входов-выходов блока сопряжения с процессором подключена к группе управляющих входов-выходов процессора, первый информационный вход-выход блока сопряжения с процессором подключен к информационному входу-выходу процессора, первая группа управляющих входов-выходов каждого блока сопряжения с устройством ввода-выво1211742 да подключена к группе управляющих входов-выходов соответствующего устройства ввода-вывода, первая группа информационных входов-выходов каждого блока сопряжения с устройством ввода-вывода подключена к информационному входу-выходу соответствующего устройства ввода-вывода, причем вторая группа управляющих входов-выходов блока сопряжения с процессором соединена с вторыми группами управляющих входов-выходов М блоков сопряжения с устройствами вводавывода, второй информационный входвыход блока сопряжения с процессором соединен с вторыми информационными входами-выходами M блоков соппряжения с устройствами ввода-вывода, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей за счет организации мультипроцессорного режима работы, в него введены 2 — К-й блоки сопряжения с процессором, генератор импульсов, счетчик, первые группы управляющих входов-выходов 2 — К-го блоков сопряжения с процессором под10

20

25 ственно, первые информационные входы-dbIxopbl 2 — К-го блоков сопряжения с процессором подключены к информационным входам-выходам 2 — К-го процессоров соответственно, причем вторые информационные входы-выходы К блоков сопряжения с проце сором соединены с вторыми информационными входами M блоков сопряжения с устройствами ввода-вывода, вторые группы управляющих входов-выходов К блоков сопряжения процессором соединены с вторыми группами управляющих входов-выходов М блоков сопряжения с устройствами ввода-вывода, выход

45 генератора импульсов соединен с счетным входом счетчика, группа выходов которого соединена с группами. адресных входов M блоков сопряжения с устройствами ввода-вывода, причем блок сопряжения с процессором содержит дешифратор, два триггера, узел приемопередатчиков, два элемента ИЛИ, при этом первый информационный вход-выход узла приемопередатчиков является первым информационным входом-выходом блока сопряжения с процессором, второй информационный вход-выход узла приемопере50

55 ключены к группам управляющих входоввыходов 2 — К-ro процессоров соответ- 30 датчиков является вторым информационным входом-выходом блока сопряжения с процессором, вход дешифратора, синхровходы первого и второго триггеров, информационный вход первого т;риггера, выходы первого и второго элементов ИЛИ образуют первую группу управляющих входов-выходов блока сопряжения с процессором, выходы первого и второго триггеров, синхровходы первого и второго триггеров, информационный вход первого триггера, М входов первого и второго элементов ИЛИ образуют вторую группу уйравляющих входов-выходов блока сопряжения с процессором, при-. чем вход дешифратора соединен с третьим информационным входом узла приемопередатчиков, управляющий вход которого соединен с выходом первого триггера, первый и второй выходы дешифратора соединены с нулевым и информационным входами второго триггера соответственно, при этом блок сопряжения с устройства1 ми ввода-вывода содержит мультиплексор, демультиплексор, дешифратор, регистр, три элемента ИЛИ, К узлов приемопередатчиков, К узлов управления, при этом вход-выход первого элемента ИЛИ является первым информационным входом-выходом блока сопряжения с устройствами ввода-вывода, первый, второй выходы мультиплексора, выход второго элемента

ИЛИ и первый, второй информационные входы демультиплексора образуют первую группу управляющих входов-выХОДОВ блока сопРЯжениЯ с УстРойст вами ввода-вывода, первые информационные входы-выходы К узлов приемопередатчиков образуют второй информационный вход-выход блока сопряжения с устройствами ввода-вывода, 2 К информационных входов мультиплексора, 2 К выходов демультиплексора, первые управляющие входы К узлов приемопередатчиков, первые входы К узлов управления образуют вторую группу управляющих входов блока сопряжения с устройствами ввода-вывода, группа входов дешифратора образует адресный вход блока сопряжения с устройствами ввода-вывода, причем в блоке сопряжения с устройствами ввода-вывода выходы дешифратора соединены с информационным

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что узел управ,ления содержит триггер, элемент ИЛИ, четыре элемента И-НЕ, элемент НЕ, 25

7 1211 входом регистра, К выходов которого соединены с управляющими входами мультиплексора и демультиплексора и вторыми входами К узлов управления, первые выходы которых соединены с К входами третьего элемента ИЛИ, выход которого соединен с управляющим входом регистра и третьими входами

K узлов управления, вторые выходы которых соединены с вторыми управля- 10 ющими входами К узлов приемопередатчиков, вторые информационные входывыходы которых соединены с К входами-выходами первого элемента ИЛИ, информационные выходы К узлов приемопередатчиков соединены с К входами второго элемента ИЛИ, четвертый и пятый входы К узлов управление соединены с первым и вторым информационными входами демультиплексора соответственно.

742 8 при этом первый вход первого элемента И-НЕ соединен с нулевым входом триггера и является первым входом узла, второй вход первого элемента

-HE соединен с первым входом второго элемента И-НЕ и является вторым входом узла, вход элемента НЕ является третьим входом узла, первый вход третьего элемента И-НЕ является четвертым входом узла, второй вход второго элемвнта И-НЕ является пятым входом узла, выход триггера соединен с первым входом элемента ИЛИ и является первым выходом узла, выход элемента ИЛИ является вторым выходом узла, причем в узле управления выход элемента НЕ соединен с третьими входами первого и второго элементов И-НЕ, выходы которых соединены с первым и вторым входом четвертого элемента И-НЕ соответст- . венно, выход которого соединен с вторыми входами элементов ИЛИ и третьего элемента И-НЕ, выход которого соединен с единичным входом триггера.

1211742

1211742

1211742

Заказ 642/54

Тираж 673 Подписное

BHHKIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Составитель С. Пестмал

Редактор Т.Парфенова Техред А.Бабинец Корректор Т.Колб