Параллельно-последовательный аналого-цифровой преобразователь

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК щ)4Н 03 М 1/34

ОПИСАНИЕ ИЗОБРЕТ

Н ABTGPCH0MY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3679071/24-24 (22) 27.12.83 (46) 15.02.86. Бюл. У 6 (72) Л.П.Петренко (53) 681.325(088.8) (56) Патент США У 3710377, кл. Н 03 К 13/02, 1973.

Авторское свидетельство СССР

Р 799131, кл. Н 03 К 13/175, 1977. (54) (57) 1 . ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАTEJIbHbIA АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий канал преобразования старших разрядов, выполненный на последовательно соединенных источнике эталонных чапряжений, блоке компараторов и шифраторе унитарного кода в двоичный, первый коммутатор и tl, где A = 3, 5, 7 ° ° ., каналов преобразования младших разрядов, аналоговые входы которых объединены с сигнальным входом блока компараторов канала преобразования старших разрядов и являются входной шиной, о т л и ч а ю щ и йс я тем, что, с целью повышения точности, в него введены блок коррекции, второй коммутатор, сумматор, вычитатель, первый и второй источники единичного кода, первый и второй блоки памяти, блок элементов ИЛИ, шифратор позиционного кода в двоичный и первый и второй дифференцирующие элементы, входы которых соответственно соединены с выходами младшего разряда первого блока памяти и старшего разряда шифратора позиционного кода в двоичный, выходы которого являются выходными шинами младших разрядов, а входы через вторрй блок памяти соединены с

ÄÄSUÄÄ 1211881 соответствующими выходами блока элементов ИЛИ, входы которого соединены с выходами соответствующих каналов преобразования младших разрядов, при этом н выходов второго коммутатора являются соответствующими выходными шинами старших разрядов, а -й цифровой вход каждого 1 -ro канала преобразования младших разрядов, где = 1, 2,..., (2 — 1)/и, 3= 1, 2, ..., и, под,ключен к соответствующему ((—

1) 11 + 3)-му выходу блока компараторов канала преобразования старших разрядов, выходы шифратора унитарного кода в двоичный которого соответственно соединены с информационными входами первого блока памяти, стробирующий вход которого объединен с первым входом блока коррекции и стробирующим входом второго блока памяти и является шиной стробирования, а выходы подключены к соответствующим первым входам сумматора, 4 вычитателя и первого коммутатора, вторые входы которых соответственно соединены с выходом первого источника единичного кода, выходом второго источника единичного кода и соответствующими выходами сумматора, причем выходы вычитателя подключены к соответствующим первым входам второго коммутатора, вторые вход которого соединены с соответствующими выходами первого коммутатора, третий вход которого подключен к первому выходу блока коррекции, второй выход которого соединен с третьим входом второго коммутатора, второй и третий входы — соответственно

121 с выходами первого и второго дифференцирующих элементов, а четвертый и пятый входы — соответственно с выходами старшего и предшествующего разрядов шифратора позиционного кода в двоичный.

2. Преобразователь по и. 1, о т— л и ч а ю шийся тем, что блок коррекции выполнен на.первом:и втором триггерах, трех двухвходовых элементах И, трех четырехвходовых элементах И,трех элементах ИЛИ, дифференцирующем элементе, блоке инверторов и блоке элементов задержки, входы которого являются четвертым и пятым входами блока коррекции,, первый вход которого объединен.с первыми входами первого и второго двухвходовых и всех четырехвходовых элементов И и входом дифференцирующего элемента, выход которого соединен с вторым входом второго двухвходового .элемента И, выход которого подключен к первому входу третьего двухвходового элемента И, второй вход которого соединен с выходом первого элемента ИЛИ,Ю выход — с нервьп и входами .второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого двухвходового и третьего четырехвходового элементов И, а выходы — соответственно к первым входам первого и второго триггеров, вторые входы которых соответственно соединены с выходами первого и второго четырехвходовых элементов И, а выходы подключены к соответствующим входам первого элемента ИЛИ и являются соответственно первым и вторым выходами блока коррекции, второй вход которого объединен с вторыми входами первого двухвходового элемента И и второго четырех1881 входового элемента И, третий и четвертый входы которого объединены соответственно с вторым и третьим входами третьего четырехвходового элемента И и подключены к соответствующим выходам блока инверторов, входы которого соответственно объединены с вторым и третьим входами первого четырехвходового элемента И и подключены к соответствующим выходам блока элементов задержки, причем четвертые входы первого и третьего четырехвходовых элементов И объединены и являются третьим входом блока коррекции.

3. Преобразователь по п. 1, о т - . л и ч а ю шийся тем, что каждый канал преобразования младших разрядов выполнен на цифроаналоговом преобразователе, первом и втором источниках эталонных напряжений, первом и втором аналоговых сумматорах, делителе напряжения, блоке компараторов и блоке элементов И-НЕ, выходы которого являются соответствующими выходами канала преобразования младших разрядов, а входы соответственно подключены к выходам блока компараторов, первые входы которого объединены и являются аналоговым входом канала преобразования младших разрядов, цифровые входы которого соединены с соответствующими входами цифроаналогового преобразователя, выход которого соединен с первыми входами аналоговых сумматоров, вторые входы которых подключены K выходам соответствующих источников эталонных напряжений, а выходы - к соответствующим входам делителя напряжения„ выходы которого соединены с соответствующими вторыми входами блока компараторов.

Изобретение относится к вычислительной и измерительной технике и может быть использовано для преобразования аналоговых сигналов в двоичный код.

Цель изобретения — повьппение точности за счет одновременного формирования ходов старших и младших разрядов.

На фиг. 1 изображена структурная электрическая схема параллельно-,последовательного аналого-qe4posoro преобразователя (АЦП) на примере трех каналов преобразования младших

12 разрядов, на фиг. 2 — структурная электрическая схема канала преобразования младших разрядов, на фиг. 37 — диаграммы, поясняющие работу устройства.

На фиг. За изображены диаграммы изменения кода на выходе первого (Г), второго (Ei ) и третьего (П! ). каналов преобразования младших разрядов. На фиг. 3б приведены временные диаграммы изменения входного напряжения Ug„(t) и эталонных уравнений каналов преобразования младших разрядов в соответствии с диаграммами на фиг. За, которые образуют зону слежения за изменением

Ugx (t) °

На фиг. 4 изображены временные диаграммы входного напряжения Up„(<) и эталонные уровни с шагом квантования Ои, канала преобразования старших разрядов (а) и эталонные уровни в шагом квантования 0и (б) канала преобразования младших разрядов, временные диаграммы стробирующих сигналов (а) (моментов фиксации кодовых комбинаций старших и младших разрядов); временные диаграммы уровней кода старших разрядов (в) и (г) и уровней кода младших разрядов (д).

На фиг. 5 приведены несмещенные временные диаграммы кодовых комбинаций младших разрядов кодов старших разрядов (а, б) и кодовых комбинаций младших разрядов (в, r, д).

На фиг. 6 изображены для увеличивающегося входного напряжения

Ug<(4) возможные временные положения стробирующих сигналов (а, б), временные диаграммы (смещенные во времени на половину одной кодовой комбинации "0" или "1" младшего разряда) младшего разряда кода старших разрядов (в); сигналы смены сладшего разряда кода старших разрядов (г); смещенные (штриховые линии) во времени и несмещенные кодовые комбинаЦии старших разрядов кодов младших разрядов (д, з) и (е, и), сигналы смены старшего разряда кода младших разрядов (ж).

На фиг. 7 приведены для уменьшающегося входного напряжения Ug„(t) возможные временные положения стробирующих сигналов (а, б); временные диаграммы, смещенные на половину (во времени) одной кодовой комби11881

20

25 элемент 25.

4 нации "0" или "1" младшего разряда, младшего разряда кода старших разрядов (в), сигналы смены младшего разряда кода старших разрядов (г); смещенные (штриховые линии) во времени и несмещенные кодовые комбинации старших разрядов кодов младших разрядов (д, з) и (е, и), сигналы смены старшего разряда кода младших разрядов (ж).

AgII (фиг. 1) содержит канал преобразования старших разрядов, выполненный на источнике 1 эталонных уровней, блоке 2 компараторов и шифраторе 3 унитарного кода в двоичный, первый блок 4 памяти, первый дифференцирующий элемент 5, выполненный на элементе 6 задержки и элементе

ИСКЛЮЧАЮЩЕЕ ИЛИ 7, сумматор 8, вычитатель 9, первый и второй источники 10 и 11 единичного кода, первый и второй коммутаторы 12 и 13, входную шину 14, каналы 15-17 преобразования младших разрядов, блок

ИЛИ 18, второй блок 19 памяти, шифратор 20 позиционного кода в двоичный, шину 21 стробирования, шины 22 и 23 старших и младших разрядов, блок 24 коррекции и второй дифференцирующий

Блок 24 коррекции (фиг. 1) содержит триггеры 26 и 27, элементы

ИЛИ 28, 29 и 30, двухвходовые элементы И 31, 32 и 33, четырехвходовые элементы И 34, 35 и 36, диффе- ренцирующий элемент 37, блок 38 элементов задержки и блок 39 инверторов.

Каждый из каналов 15-17 содержит цифроаналоговый преобразователь (ЦАП) 40, источники 4 1 и 42 эталон- . ных напряжений, аналоговые сумматоры 43 и 44, реэисторный делитель

45, блок 46 компараторов и блок 47 элементов И-НЕ.

Параллельно-последовательный АЦП работает следующим образом.

Перед сравнением эталонные уровни старшей группы источника 1 эталонных уровней смещают относительно расчетных уровней на величину

Ои /2 (фиг. 4а), т.е. на половину шага квантования эталонных уровней младшей группы (фиг. 4б). После этого при подаче входного сигнала

I)sx(t) на вход блока 2 компараторов нвпрерывно осуществляется сравнение .преобразуемого напряжения с эталон1211881 ньяи уровнями старшей группы, которые поступают с выходов источника

1 эталонных уровней, по результатам которого посредством шифратора 3 :определяется предварительный код старших разрядов, который в стробируемые моменты времени t q 1, 1 ь (фиг. 4д) фиксируется посредством стробирующих импульсов, которые подают с шины 21 на управляющий вход первого блока 4 памяти. Одновременно компенсирующими напряжениями, которые формируют посредством

ЦАП 40 (фиг. 2) пропорционально предварительному коду старших разрядов, осуществляется параллельное смещение соответствующих эталонных уровней каналов преобразования младших разрядов. При этом если

И = 3, 5, 7 ... — количество каналов младших разрядов, а п — количество выходов коммутатора 13, то -й цифровой вход каждого J --го канала

15-17, где = 1, 2, ... (2 — 1)/,,1 = 1, 2, ..., 1, подключен к соответствующему j(1 — 1) 4 + Jl -му выходу блока 2 компараторов. В начальный момент эталонные уровни каналов 15-17, снимаемые с резисторного делителя 45, расположены параллельно, покрывая в данном случае три шага квантования эталонных уровней старшей группы на шаг квантования старшей группы. Таким образом, смещение в зависимости от числа каналов младших разрядов может быть различным. при Ug„ (t) = 0 эталонные уровни канала 17 преобразовачия младших разрядов с помощью источников 42 и 4 1 эталонных напряжений (фиг. 2) смещены относительно нулевого уровня до величины — U (фиг, Зб), а эталонные уровни канала 15 преобразования младших разрядов смещены относительно нулевого уровня на величину + U> (фиг. Зб).

В результате входное напряжение 1 „() всегда находится в зоне эталонных уровней младшей группы.

При увеличении входного напряжения US> (t), например, на шаг квантования старшей группы со смещением, т.е. на величину Ц „ = U, + О /2, на вьгходе блока 2 компараторов формируется унитарный код 100...0, и

:информационная единица поступает на вход ЦАП 40 канала 17 преобразо40

3

ЗО

35 вания младших разрядов. В результате эталонные уровни этого канала, которые были расположены ниже нулевого уровня до величины — Ц,, смещаются на величину +2 0 „. Тем самым эталонные уровни канала 17 преобразования младших разрядов располагаются за эталонными уровнями канала

15 преобразования младших разрядов.

При дальнейшем увеличении входного сигнала до величины Д „=

= 2 U + Ц /2 на выходе блока 2

4 коммутаторов формируется унитарный код 110...0. В этом случае информационная единица поступает помимо канала 17 преобразования младших разрядов также на вход канала 1б преобразования младших разрядов и таким же образом смещает эталонные уровни этого канала на величину

+2 U„„, в результате чего они располагаются на смещенными эталонными уровнями канала 17 преобразования младших разрядов и т.д. Таким образом осуществляется параллельное смещение соответствующих эталонных уровней младших разрядов.

Одновременно осуществляется сравнение смещенных и несмещенных эталонных уровней с преобразуемым напряжением U „ (t) посредством блока

46 компараторов (фиг. 2), по результатам которого формируется позиционный код младших разрядов для каждои группы эталонных уровней с помощью блока 47 элементов И-НЕ.

Информационный код вида (11...

101..„1) существует только на выходе одного из каналов преобразования младших разрядов, эталонные уровни которых, с учетом смещения, равны входному напряжению. Остальные же код» на остальных выходах каналов 15-17 преобразования младших разрядов будут состоять из всех единиц, поэтому с помощью блока

ИЛИ 18 на выходную шину 23 через второй блок 19 памяти и второй шифратор 20 поступает информационный сигнал кода младших разрядов.

В процессе следующего формирования кода старших и младших разрядов одновременно формируется сигнал изменения кода младших разрядов посредством второго дифференцирующего элемента 25 и сигнал изменения кода старших разрядов посредством пер1211881

S0

35

4Q

55 вого дифференцирующего элемента 5, работа которого заключается в том, что при смене кода с "1" на "0" или с "0" на "1" на выходе элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируется сигнал с.длительностью, равной времени задержки элемента 6.

Одновременно осуществляется за- . держка во времени изменения двух старших разрядов кодов младших разрядов (фиг. 6д, 3 и 7д, з) посредством блока 38 элементов задержки.

После этого в стробируемые моменты времени (фиг. 4е) с помощью первого и второго блоков 4 и 19 памяти осуществляется фиксация предварительного кода старших разрядов и информационного кода младших разрядов.

Одновременно с помощью блока 24 коррекции осуществляется анализ задержанных кодовых комбинаций двух старших разрядов кода (фиг. 6,7д, е, з, и) младших разрядов, которые поступают с выхода второго шифратора

20 на четвертый и пятый входы блока

24 коррекции (на вход блока 38), а также анализ сигналов изменения младшего разряда кода старших разрядов (фиг. 6, 7, г), которые формируются на выходе второго дифференВ цирующего элемента 25 и поступают иа третий вход блока 24 коррекции.

По результатам анализа в блоке 24 коррекции осуществляется формирование кода старших разрядов путем увеличения кода старших разрядов на один квант посредством подачи управляющего сигнала с первого выхода блока 24 на третий (управляющий) вход первого коммутатора 12, на второй вход которого поступает двоичный код с выхода сумматора 8, где к этому моменту сформиРован увеличенный на один младший Разряд (посредством источника f0 единичного кода) код.

Скорректйрованный код старших разрядов через первый вход второго коммутатора 13 поступает íà его выход и на выходные шины 22 старших разрядов.

При этом увеличение- кода старших разрядов ьсуществляется в том случае, если задержанная в блоке 38 элементов задержки информация двух старших разрядов кода младших раэрядов (фиг . 6д, з), которые находятся

B состоянии логической "1" (t 5 - Й ), совпадает с сигналом изменения старшего разряда кода (фиг. 6ж) млад пик разрядов и стробирующим сигналом (фиг. 6а, tl, — 1 ) . .В этом случае срабатывает первый четырехвходовый элемент И 34, и на второй вход перного триггера 26 поступает сигнал, который запоминается в нем и поступает на первый выход блока 24 коррекции, Код старших разрядов не изменяется, если в моменты t g- t.>< действия стробирующего сигнала (фиг. 6б) и при наличии логических " 1" (t -, ) в старших разрядах кода (фиг. 6д, э) младших разрядов дополнительно формируется сигнал смены .младшего разряда кода старших раз! ядов. В этом случае, проходя второй элемент

ИЛИ 29, поступает на первый вход первого триггера 26 и устанавливает на первом выходе блока 24 коррекции сигнал логического "0".

Для уменьшающихся входных напряжений ОЬ„ (1) осуществляется умейьпение кода старших разрядов, поскольку в первую очередь будут изменяться коды старших разрядов, а затем — коды младших разрядов за счет предварительного смещения эталонных уровней старших разрядов. Поэтому, если задержанная информация о двух старших разрядах соответствует логи-, ческому "О" (фиг. 7д, з) и совпадает с сигналом изменения младшего кода старших разрядов (фиг. 7r) и стробирующим сигналом t.<> - t<> (фиг.7а), то в этом случае срабатывает второй четырехвходовый элемент И 35, поскольку на всех его выходах присутствуют логические "i" (на выходах блока 39 инверторов присутствуют логические "1") . Сигнал с выхода элемента И 35 поступает на второй вход второго триггера 27 и на втором выходе блока 24 коррекции устанавливается логическая "1", которая. поступает на управляющий вход второго коммутатора 13. В результате на его выход и выходную шину 22 старших разрядов с выхода вычитателя 9 поступает уменьшенный на один квант код старших разрядов.

Причем код старших разрядов не изменяется, если дополнительно в мо 1211Я81

О менты t., - keg действия стробирующего сигнала (фиг. 7б), при наличии единиц в старших разрядах кода младших разрядов и сигнала изменения младшего разряда кода старших разрядов (фиг. 7в), дополнительно формируется сигнал смены старшего разряда кода младших разрядов. В этом случае сраб4тывает третий четырехвходовый элемент И 36, сигнал с выхода которого через третий элемент.ИЛИ 30 поступает на первый вход второго триггера 27, и сигнал логического "О" с второго выхода блока 24 поступает на управляющий вход второго коммута тора 13, на выход которого с выхода первого коммутатора 12 поступает двоичный код, который бып зафикси- рован в первом блоке 4 памяти.

В случае, если стробирующие сигналы не.совпадают с сигналами изменения кодов, то для устранения ошибочной корректировки предыдущего цикла стробирующий сигнал U, ð череэ первый «ход блока 24 коррекции поступает «а вход диффере«пирующего элемента 37 и на второй «ход второ, го двухвходоаого элеме«та И 32, «а первый вход.которого поступает импульс с выхода дифференцирующего элемента 37. При этом с выхода элемента И 32 сигнал поступает «а второй вход третьего двухвходового элемента И 31 и перебрасывает триггеры 26 и 27, если на их выходах существовали корректирующие сигналы.

На фиг. 5 показано, что смена кодов старших разрядов происходит только в том случае, независимо от направления изменения входного напряжения U „ (t); когда старшие разряды кода (в; r) изменяются одновреj0 менно в одном направлении. При другом варианте изменения смены кодов

«е происходит, Поэтому для однозначности используется анализ двух старших разрядов кода (в, r) младших

25 разрядов, Е 211881

1211881

121!881

Фийб

Составитель В.Войтов

Редактор М.Петрова Техред М.Надь Корректор Т. Колб

Заказ 651/Ь1

Ю е

Тирах 818 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ухгород, ул. Проектная, 4