Устройство для декодирования двоичного кода

 

Изобретение относится к электросвязи и может использоваться в системах передачи данных с абсолютной или относительной модуляцией. Обеспечивается повышение помехоустойчивости декодирования входных сигналов с относительной модуляцией. Входной сигнал с тактовой частотой ТЧТ поступает на счетчик (Сч 1 импульсов , через коммутатор 4 тактовых частот - на запоминающий регистр (ЗР) 5 и на блок 8 деления. Через п такto to 1C 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А (51) 4 Н 03 И 13 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3790076/24-09 (22) 12.09.84 (46) 23.03.86, Бюл, ¹ 11 (72) В.Н. Стальнов и А.С. Войков (53) 621.394.14(088,8) (56) Банкет В.Л., Ляхов А.И. Применение сверточных кодов в системах связи с фазовой манипуляцией. — 3aрубежная радиоэлектроника, 1981, № 8, с. 21, рис. 7.

Шляноберский В.И. Элементы дискретных систем связи. N.: Военное издательство Министерства Обороны

СССР 1965, с. 193, рис. 142.

„„ЯО„„122012 (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

ДВОИЧНОГО КОДА (57) Изобретение относится к электросвязи и может использоваться в системах передачи данных с абсолютной или относительной модуляцией.

Обеспечивается повышение помехоустойчивости декодирования входных сигналов с относительной модуляцией.

Входной сигнал с тактовой частотой

ТЧ1 поступает на счетчик (Сч) 1 импульсон, через коммутатор 4 тактовых частот — на запоминающий регистр (ЗР)

5 и на блок 8 деления. Через и так1220128 тов ТЧ1 сигнал с выхода "Пуск" Сч переводит устройство в режим исправления ошибок, запуская генератор 2 тактовой частоты (ГТЧ) и открывая элемент И 9. Выход ГТЧ 2 вырабатывает тактовые импульсы частоты ТЧ П, превышающей ТЧ1 в п раз. Импульсы

ТЧ II поступают на дополнительный счетчик 3, выходной регистр 7 и через коммутатор 4 — на 3Р 5 и блок 8 деления. Кодовый блок длиной и записывается в 3Р 5 за п тактов ТЧ и поступает в блок 8 деления. С ЗР 5 информация через сумматор 6 по моду-. лю два поступает на выходной регистр

7. Если и принятом блоке имеется ошибка, в блоке 8 деления образуется соответствующий синдром. При работе на каналах без относительной модуля= ции дешифратор 10, настроенный на синдром одиночной ошибки,в первом символе выдает единичный сигнал исправления, который через элемент

И 16, элемент ИЛИ 14 и элемент И 9 поступает на вход сброса блока 8

Устройство для декодирования двоичного кода относится к электросвязи и может быть использовано в системах передачи данных с абсолютной или относительной модуляцией для декодирования двоичного каца с защитой от ошибок.

Цель изобретения - повьш ение помехоустойчивости декодирования вход-. ных сигналов с относительной модуля- !О цией.

На фиг. 1 представлена структурная электрическая схема предлагаемого устройства для декодирования двоичного кода; на фиг. 2 и 3 — соответст- "< венно структурные электрические схемы коммутатора тактовых частот и бло-ка деления на образующий полипом.

Устройство содержит счетчик 1 импульсов, генератор 2 тактовой часто- 20 ты, дополнительный счетчик 3 импуль=сов, коммутатор 4 тактовых частот, запоминающий регистр 5, сумматор 6 по модулю два, выходной регистр 7, блок 8 деления на образующий поли- 2! деления и сумматор 6, где происходит исправление искаженного символа.

При работе на каналах с относительной модуляцией к блоку 8 деления подключается также и дополнительный дешифратор 11, позволяющий исключать двойные ошибки. Элементы И 12 ИЛИ

15, ИЛИ 14, И 16 осуществляют подключение дешифраторов 10 и 11, Для исправления одиночных ошибок в последних символах данного или предыдущего блока дешифратора 10 подключается при наличии сигналов на и-м

:-;:ли 1-м выходах дополнительного Сч 3,; поступающих через элемент ИЛИ 15.

Для исключения ложного сигнала исправления двойной ошибки дополнительный дешифратор 11 отключается через элемент И 12 и-м сигналом с до- полнительного Сч 3. После и тактов

ТЧП Сч 1 с приходом первого символа нового кода выдает сигнал, по которому останавливается ГТЧ 2 и запрещается прохождение через элемент И 9 сигналов исправления. 3 ил.

2 ном, элемент И 9, дешифратор 10, дополнительный дешифратор 11, первый допопнительный элемент И 12, триггер

13,. первый элемент ИЛИ 14, второй элемент ИЛИ l5, второй дополнительный элемент И 16.

Коммутатор 4 тактовых частот содержит элементы И 17 и 18 и элемент

ИЛИ 19.

Блок 8 деления на образующий полином содержит сумматоры 20 и 21 по модулю два и триггеры 22 — 24.

Устройство работает следующим образом.

Входной сигнал с тактовой частотой канала ТЧI,êîììóòèðóåìîé коммутатором 4 (фиг. 1 и 2), поступает на запоминающий регистр 5 и одновременно обрабатывается блоком 8 деления (фиг. 3) . Через и тактов частоты ТЧ1 сигнал пПуск с выхода "IIycx" счетчика 1 переводит устройство для декодирования двоичного кода в режим исправления ошибок, при этом разрешается прохождение сигнала через

3 12 элемент И 9, сбрасывается выходной регистр 7 и запускается генератор

2, выхбд которого с этого момента подключается через коммутатор 4 к тактовым входам запоминающего регистра 5 и блока 8 деления. Для обеспечения режима исправления ошибок тактовая частота ТЧ11 должна быть вп раз выше, чем тактовая частота ТЧ1.

За время первых и тактовых интервалов частоты ТЧ1 кодовый блок длиной и записывается в запоминающий регистр 5, имеющий и ячеек. Блок 8 деления (фиг. 3), являющийся регистром сдвига с обратными связями по модулю образующего полинома, нап-м тактовом интервале зафиксирует синдром данного блока кода. При отсутствии искажений синдром равен нулю и в режиме исправления его значение не изменяется. При этом с выходов дешифратора 10 и дополнительного дешифратора 11 не поступают сигналы исправления и информация без изменения через сумматор 6 йз запоминающего регистра 5 переписывается в выходной регистр 7. Если в принятом блоке имеется одиночная ошибка, то в блоке 8 деления образуется синдром, равный одному иэ столбцов проверочной матрицы данного кода, номер которого соответствует определенному номеру искаженного символа. Например, если синдром равен и-му столбцу матрицы, то искажен первый символ кодового слова, если синдром равен i-му столбцу, тогда искажен (п-i-1) -й символ. В последнем случае блок 8 деления в режиме исправления ошибок вырабатывает с каждым тактом следующий по номеру столбец данной матрицы и через (i-1) тактовых интервалов зафиксирует и-й ее столбец, а в запоминающем регистре 5 к этому времени искаженный символ переписывается в последний разряд.

В случае двух рядом расположенных ошибок блок 8 деления зафиксирует синдром, равный сумме rio модулю два тех столбцов проверочной матрицы данного кода, которые соответствуют номерам искаженных символов, Если искажены первый и второй символы кодового блока, то результат деления равен сумме по модулю два и-го и (n-1)-го столбцов проверочной матрицы, а искаженные символы в данный момент находятся на выходе запоминающего регистра 5. При искаже50

55 или предыдущего блока. Дополнительный дешифратор 11 отключается сигналом "n", поступающим с дополнительного счетчика 3 на первый дополнительный элемент И 12, что исключает появление заведомо ложного сигнала исправления двойной ошибки. Последний может возникнуть в результате неисправляемого кодового слова, синдром которого указывает на то, что

20128 4 нии i-го и ii+1)-го элементов кодового блока в блоке 8 деления через (i-1) тактовых интервалов образуется синдром, соответствующий искаже5 нию первого и второго символов кодового слова, а искаженные символы к тому времени находятся в последних разрядах запоминающего регистра 5, При работе на каналах без относительной модуляции (ОМ) на вход установки режима (нРежим ОМ") устройства для декодирования двоичного кода необходимо подать сигнал "Режим ОМ" с низким потенциалом, который с помощью первого дополнительного элемента И 12 обеспечивает отключение дополнительного дешифратора 11 и подключение на все время работы (с помощью второго дополнительного элемента И 16 и первого элемента ИЛИ 14) дешифратора 10. Дешифратор 10, настроенный на синдром соответствующей . одиночной ошибки в первом символе кодового блока, выдает единичный сигнал исправления, если блок 8 деления выработал данный синдром, Единичный сигнал с дешифратора 10 через вто. рой дополнительный элемент И 16, первый элемент ИЛИ 14 и элемент И 9 поступает на вход "Сброс" блока 8 де.ЗО ления и на второй вход сумматора 6, на первый вход которого в данный момент с выхода запоминающего регистра

5 подается искаженный символ. С выхода сумматора 6 исправленная информа. ция поступает в выходной регистр.

При работе на каналах с относительной модуляцией сигнал Режим ОМ" доджен быть высокого уровня, который позволяет включить при исправлении

4 ошибок дешифратор 10 и дополнительный дешифратор 11. Дешифратор 10 подключается при наличии на входах второго элемента ИЛИ 15 одного из сигналов " „" или "1" с выхода допол4 нительного счетчика 3. Это обеспечи"вает исправление одиночных ошибок; возникающих в результате искажения в канале последних символов данного

i 270128 первый символ двойного искажения является последним битом кодового блока.

Сигнал исправления второго символа двойной ошибки образуется на выходе триггера 13 путем задержки на тактовый интервал частоты ТЧП сигнала исправления первого символа.

После п тактовых интервалов часто- 18 ты ТЧП счетчик 1, работающий на частоте ТЧ, с приходом первого символа нового кодового блока выдает сигнал

"Останов", останавливающий генератор

2 и запрещающий прохождение через элемент И 9 сигналов исправления. На тактовые входы запоминающего регистра 5 и блока 8 деления с этого момента подается тактовая частота ТЧ 1, необходимая для приема следующего кодо- 2б ваго блока.

Таким образом, предлагаемое устройство для декодирования двоичного кода обеспечивает путем исправления двукратных ошибок повышение помехоустойчивости декодирования входных сигналов с относительной модуляцией.

Формула из обре те ния 30 устройство для декодирования двоичного кода, садержаг:;ее последовательно соединенные запоминающий ре— гистр, сумматор по модулю два и выходной регистр, последовательно соединенные блок деления на образующий полинам и дешифратор, последовательно соединенные счетчик импульсов и генератор тактовой частоты, а также,б коммутатор тактовых частот и "-лемент И, первый вход которого подключен к выходу "Пуск" счетчика импульсов, выход элемента И подсоединен к второму входу сумматора по модули два и входу "Сброс" блока деления н н на образующий полинам, выход Пуск счетчика импульсов подсоединен к первому управляющему входу коммутаtl тора тактовых частот, выход Останов" счетчика импульсов подсоединен .

1к входу Останов" генератора тактовой частоты и к второму управляющw му Входу комму.атара тактовых частот., первый и второй тактовые входы которого подключены соответственно к выходу генератора тактовдй частоты и Входу счетчика импульсов, а ьыхсд коммутатора тактовых частот подсоединен к объединенным тактовым входам запоминающего регистра и блока деления на образующий полинам, причем вход счетчика импульсов является тактовым входом устройства, а объединенные информационные входы запоминающего регистра и блока деления на абразуюший полинам являются информационным ВхОдОм устрОЙст ва,отличающееся тем, что„с целью повышения помехоустойчивости декодирования входных сигналов с относительной модуляцией, в нега введены последовательно соединенные дополнительный дешифратор, первый дополнительный элемент И,триггер и первый элемент ИЛИ, последовательна соединенные дополнительный счетчик импульсов, второй элемент

ИЛИ и второй дополнительный элемент

И„ при этом входы допалнительнога дешифратора подключены к соответствующим выходам блока деления на обре.зующий полинам, второй вьгхсд дополнительного счетчика импульсов подсоединен к объединенным вторым входам второго элемента ИЛИ и первого дополнительного элемента И, Выход которого через первый элемент ИЛИ подсоединен к второму входу элемента И, Выход дешифратара через второй пополни""ельный элемент И псцсаединен к соответствующему входу первого элемента ИЛИ, выход комl ьгутатара тактовых частот подсоединен к счетному входу триггера, а выход генератора так-.овой частоты — к тактс сму входу выходного регистра, причем Объединенные вторые входы первого,цопслнительнсга элемента И и второго элемента ИЛИ являются входом установки режима устройства.

1220128

Составитель В. Орлов

Редактор С. Саенко Техред О.Солко Корректор А. Зимокосов

Заказ 1332/60 Тираж 816 Подлисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4