Устройство для отладки программ

 

Изобретение относится к вычислительной технике и может быть использовано при отладке программ вычислительной системы в реальном масштабе временя. Положительный эффект изобретения заключается в том, что оно повышает производительность при отладке программ за счет того, что позволяет контролировать очередной адрес операндов в текущей команде, предыдущие адреса и операнды, контролировать и изменять внутренние регистры процессора отлаживаемой вычислительной системы, запускать программы с любого адреса, задавать несколько адресов и условий останова . В устройство, содержащее блок сравнения, элемент и регистр и мультиплексор, введены группа элементов И, формирователь короткого импульса, триггер, дешифратор, элемент ИЛИ, первый и второй элементы задержки. ил. i (/)

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„.SU„„1223236 А

11 28

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

B-"= ".:--,.—.

OllHCAHHE ИЗОБРЕТЕНИ Е " - :;. „/

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ . ®щд,, „, " -:." 1 (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАИИ (57) Изобретение относится к вычислительной технике и может быть использовано при отладке программ вы(21) 3810768/24-24 (22) 26.10.84 (46) 07.04.86. Бюл.Р 13 (71) Специальное конструкторское бюро "Кибернетика" с опытным производством Института кибернетики

ХН АЗССР (72) С.А.Бакалец, Н.В.Головин, Б.Ф.Файсканов, Н.В.Икленко, Т.Н.Балакирева и В.С.10иусов (53) 681.3(088.8) (56) Заявка Японии Ф 53-41497, кл. С 06 F 11!00, 1978.

Авторское свидетельство СССР

11 960821, кл. 6 06 F 11/00, 1979. числительной системы в реальном масштабе временн. Положительный эффект ,изобретения заключается в том, что оно повышает производительность при . отладке программ за счет того, что позволяет контролировать очередной адрес операндов в текущей команде, предыдущие адреса и операнды, контролировать и изменять внутренние регистры процессора отлаживаемой вычислительной системы, запускать программы с любого адреса, задавать несколько адресов и условий останова. В устройство, содержащее блок сравнения, элемент и регистр и мультиплексор, введены группа элементов И, формирователь короткого импульса, триггер, дешифратор, элемент ИЛИ, первый и второй элементы задержки. 1 ил.

1223236

Изобретение относится к вычислительной технике и может быть использовано при отладке программ вычислительной системы в реальном масштабе времени.

Целью изобретения является повышение быстродействия при отладке программ.

На чертеже представлена структурная схема устройства для отладки программ, Устройство содержит вход I установки начального адреса, мультиплексор.

2, регистр 3, группу 4 элементов И, первую и вторую группы информационных входов 5 и 6 соответственно, первый информационный выход 7 устройства, первый тактовый вход 8 устройства, адресный вход 9 устройства, выходы 10 и 11 синхронизации устройства, второй информационный выход 12 устройства, схему 13 сравнения, дешифратор 14, элемент

И 15, первый элемент 16 задержки, второй элемент ИЛИ 17, формирователь

18 короткого импульса (ФКИ), второй элемент 19 задержки, триггер 20, вход 21 начальной установки.

Сигналом "Начальная установка", который поступает по входу 21 при включении питания, одиночный импульс с выхода схемы "Начальная установка" поступает на К-вход триггера 20 и устанавливает его в нулевое состоя,ние.

На группу входов схемы 13 сравнения записывается определенный код, соответствующий номеру, присвоенному устройству отладки программ. По первому входу устройства на другую группу входов схемы 13 сравнения поступают старшие разряды адреса, которые сравниваются с кодом, присвоенным устройству отладки программ.

При сравнении с выхода схемы 13 сравнения поступает сигнал, разрешающий работу дешифратора 14 (на третий вход дешифратора 14) и элемента

И 15.

По первому входу устройства на вход дешифратора 14 поступают младшие разряды адреса, по выходу ll устройства на вход дешифратора 14 поступают разряды шины управления.

При поступлении на дешифратор 14 совокупности сигналов: младших разрядов адреса, разрядов управления и сигнала со схемы 13 сравнения, в ра 20. Выход элемента ИЛИ 17 подклюC

5

45 зависимости от кода, поступившего на вход дешифратора 14, возбуждается один из выходов дешифратора 14.

Поступающий код может быть четырех типов. В соответствии с описанной ниже работой устройства отладки программ обозначим каждый из кодов символами: а, Б, fj и 2 . При поступлении на вход дешифратора 14 кода а возбуждается первый выход дешифратора. При поступлении кода возбуждается второй выход дешифратора 14. Код 6 возбуждает третий выход дешифратора 14, который подключен к первому входу элемента ИЛИ 17.

Код 2, возбуждает четвертый выход дешифратора 14, который подключен к второму входу элемента ИЛИ 17 и к входу формирователя 18 короткого импульса. Выход последнего подключен к установочному входу S-триггечен к входу элемента 19 задержки,, I выход которого подключен к синхронизирующему входу С-триггера 20. На информационный вход D -триггера 20 подается логический "0". Наличие сигналов на установочном S и синхронизирующем С входах триггера 20 перебрасывает триггер 20 в единичное состояние ° Выход элемента 19 задерж ки является выходом 10 блока сравнения.

По входу 8 устройства на элемент

И 15 подается тактовый сигнал. Работу элемента И 15 разрешает сигнал со схемы 13 сравнения. С выхода элемента И 15 сигнал поступает на вход элемента 16 задержки.

Мультиплексор 2 обеспечивает коммутацию информации, поступающей с первой, второй групп информационных входов (5 и 6) и с первого информационного выхода 7 устройства, на второй информационный выход 12 устройства под управлением сигналов, поступающих с дешифратора 14.

Регистр 3 предназначен для сохранения информации на время ее передачи через группу 4 элементов И на первый информационный- выход 7.

Группа 4 элементов И необходима для согласования информационных выходов регистра 3 с первьм информационным выходом 7 устройства.

Для отладки программ к устройству подсоединяются мини-ЭВМ (мик223236

1О

55 з 1 ро-ЭВМ) и отлаживаемый вычислитель следующим образом.

Адресная шина мини-3ВМ подсоединяется к группе адресных входов 9 устройства, управляющие сигналы— к входу 8 и выходу 11 устройства, шина данных — к второму информационному выходу 12 устройства.

Шины адреса и управления (сигналы чтение/запись, СИА — синхроим-. пульс активного устройства) отлаживаемого вычислителя подсоединяются к первой и второй группам информационных входов 5 и 6 устройства соответственно, шина данных подсоединяется к первому информационному выходу 7 устройства, линия сигнала

СИП (синхроимпульс пассивного устройства) - к выходу 10 устройства.

Устройство работает следующим образом.

Отлаживаемый вычислитель в соответствии с организацией своего интерфейса, т.е. шина адреса, шина управления (сигналы чтение/запись, СИА) и шина данных подсоединяются к первой и второй группам информационных входов 5 и 6 и выходу 7 устройства соответственно. Шина 7 уст:ройства — двунаправленная. Выход

10 устройства является линией сигнала СИИ для отлаживаемого вычислителя.

Мини-ЭВМ (микро-3BM) применяемая для отлаживания вычислителя, в соответствии с организацией своего интерфейса подсоединяется своей адресной шиной к группе адресных входов устройства для отладки программ, шиной управления к группе управляющих входов 8 и первому управляющему выходу

ll (сигнал СХИ вЂ” синхроимпульс исполнителя) устройства, шиной данных— к двунаправленной информационной шине 12 устройства.

Работа устройства для отладки программ начинается с того, что мини-ЭВМ (микро-ЭВМ) выставляет по своей адресной шине, т.е. на вход 9 устройства, код и сигнал синхронизации на вход 8 устройства СХЗ (синхроимпульс задатчика) ° При анализе этих сигналов дешифратор 14 вырабатывает управляющие сигналы, определяемые кодом, поступившим от мини-ЭВМ (микро-ЭВМ).

Мини-ЭВМ (микро-ЭВМ) в начале читает шину управления отлаживаемого

50 вычислителя. Для этого мини-3ВМ (микро-3BM) подает на входы один и два блока сравнения соответствующий код. По этому коду вырабатывается сигнал с третьего выхода дешифратора

14, поступающий на второй управляющий вход мультиплексора 2, в результате чего происходит коммутация шины управления отлаживаемого вычислителя (второй группы информационных входов

6 устройства) на шину данных мини3ВМ (вторую двунаправленную информационную шину !2 устройства). После окончания переходных процессов в мультиплексоре 2 дешифратором 14 по первому выходу на выход 11 устройства выдается сигнал синхронизации

СХИ. Мини-ЭВМ при получении сигнала

СХИ считывает информацию, поступающую на ее шину данных, снимает сигнал СХЗ с шины 8, а затем выставленный код с шины адреса, .т.е. с шины

9. Мини-3ВМ анализирует полученную информацию. Если отлаживаемый вычислитель выставил на шину управления сигнал чтение/зались, то необходимо проанализировать адрес, по которому производится эта операция.

Происходит следующее. Мини-ЭВМ выставляет по шинам 8 и 9 сигнал

СХЗ и соответствующий код на вход дешифратора 14. С второго выхода дешифратора 14 по этому коду вырабатывается сигнал, поступающий . а первый вход-мультиплексора 2, в результате происходит коммутация шины адреса отлаживаемого вычислителя (первой группы информационных входов 5 устройства) на шину данных мини-3ВМ (вторую двунаправленную . информационную шину 12 устройства).

После окончания переходных процессов в мультиплексоре 2.дешифратором

14 выдается сигнал синхронизации

СХИ. Мини-3ВМ при получении сигнала

СХИ считывает информацию, поступающую на ее шину 12 данных; снимает сигнал СХЗ по шине 8, снимает вы-; ставленный код с шины 9 адреса.

Мини-ЭВМ анализирует полученный адрес.

Если требуется произвести операцию записи по полученному адресу, то: мини-ЭВМ выставляет по шинам

8 и 9 сигнал СХЗ и соответствующий код на вход дешифратора 14. С четвертого выхода дешифратора 14 вырабатывается сигнал, поступающий

1223236

25 на третий вход мультиплексора 2, в результате чего происходит коммутация (через мультиплексор 2) шины данных отлаживаемого вычислителя 5 (первой двунаправленной шины 7 устройства) на шину данных мини-3BN (вторую двунаправленную информационную шину 12 устройства). После окончания переходных процессов в мультиплексоре 2 элемент ИЛИ 17 через второй элемент задержки выдает сигнал синхронизации СХИ. Иини3ВМ при получении сигнала СХИ считывает информацию, поступающую на ее 15 шину данных, снимает выставленный код с шины 9 адреса, Дешифратор 14 вырабатывает сигнал СИП для отлаживаемого вычислителя, поступающий на выход 10 устройства. 20

Если после получения адреса необходимо произвести операцию чтения, то мики-3ВМ выставляет по шинам

8 и 9 сигнал СХЗ и соответствующий код дешифратору 14. С выхода дешифратора 14 вырабатывается сигнал, поступающий на управляющий вход регистра 3, в результате чего в регистре 3 происходит запись информации, поступающей на его инфор- 30 мационные входы с шины данных мини-3ВМ (вторая двунаправленная шина 12 устройства). После прекращения переходных процессов в регистре 3 дешифратор 14 сравнения вырабатывает сигнал, поступающий с

его седьмого выхода на первую группу входов группы 4 элементов И, в результате чего информация с

;группы выходов регистра 3, поступая 40 на вторую группу входов группы 4 элементов И, коммутируется послед- ним на шине отлаживаемого вычислителя (на первую двунаправленную информационную шину 7 устройства). 4

После окончания переходных процессов в группе 4 элементов И вырабатывается сигнал СИП для отлаживаемого вычислителя на выходе 10 устройства. С выхода элемента 1б задержки Я1 на выход 11 устройства выдается сиг нал .СХИ. Мини-3ВМ нри получении сиг-, нала СХИ снимает сигнал СХЗ (шина

8 устройства), код с шины адреса (шина 9 устройства) и информацию с у шины данных (шина 12 устройства).

Таким образом, предлагаемое устройство обеспечивает значительное уменьшение времени отладки программ, так как позволяет автоматизировать этот процесс.

Формула изобретения

Устройство для отладки программ, содержащее .схему сравнения, элемент

И, регистр и мультиплексор, причем выход схемы сравнения соединен с первым входом элемента И, адресный вход устройства соединен с первым входом схемы сравнения, второй вход которой соединен с входом задания начального адреса устройства, первый информационный вход устройства соединен с первым информационным входом мультиплексора, о т л и ч а— ю щ е е с я тем, что, с целью повышения быстродействия при отладке программ, в устройство введены формирователь короткого импульса, триггер, группа элементов И, дешифратор, элемент ИЛИ, первый и второй элементы задержки, причем адресный вход устройства соединен с первым входом дешифратора, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами мультиплексора, выход схемы сравнения соединен с BTopbM входом дешифратора, третий выход которого соединен с третьим управляющим входом мультиплексора и перI вым входом элемента ИЛИ, тактовый вход устройства соединен с третьим входом дешифратора и вторым входом элемента И, выход которого через первый элемент задержки соединен с первым выходом синхронизации устройства, четвертый выход дешифратора соединен с входом записи регистра, с вторым входом элемента ИЛИ и через формирователь короткого импульса с единичным входом триггера, прямой выход которого соединен с первыми входами элементов И группы, информационные выходы регистра соединены с вторыми входами соответствующих элементов И грунпы, выходы которых соединены с второй группой информационных входов мультиплексора и являются первой группой информационных выходов устройства, выход мультиплексора соединен с информационным входом регистра и является вторым информационным выходом уст1223236

Составитель И.Сигалов

Редактор А.Шандор Техред Л.Олейник Корректор С.Шекмар

Заказ 1715/52 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãoðoä, ул.Проектная,4 ройства, выход элемента ИЛИ через второй элемент задержки соединен с тактовым входом триггера и является вторым выходом синхронизации устройства,вход начальнойустановки устройства соединенс нулевымвходом триг гера, информационный вход которого соединен с шиной нулевого потенциала.