Устройство для вычисления разности фаз сигнала с относительной фазовой манипуляцией

 

Изобретение относится к технике связи им.б. использовано в системах передачи данных. Повышается быстродействие. Устройство содержит входные коммутаторы 1 и 3, счетчик 2 тактовых импульсов (СТИ), дешифратор 4, цифровые селекторы (ЦС) 5 и 9, сумматоры 6,10,11 и 14, инвертор 7, преобразователи кода 8 и 12, оперативные запоминающие блоки (ОЗБ) 13 и 15. Цель достигается введением коммутаторов 1 и 3, ЦС 5 и 9, преобразователей кода 8 и 12, сумматоров 11 и 14, ОЗБ 13 и 15, дешифратора, СТИ 2. 2 ил. с € 1C tsD 4 оо о 00 фуг./

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК. g 4 G 06 G 7/14; Н 04 L 27/22

1 1, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3713776/24-09 (22) 21.03.84 (46) 15.04.86. Бюл, У 14 (7 1) Одесский электротехнический институт связи им. А.С. Попова (72) В.А. Балашов, В.Е. Кошевой и П.Я. Нудельман (53) 621.376.52 (088.8) (56) Авторское свидетельство СССР

Ф 733117, кл. Н 04 L 27/22, 1977.

Авторское свидетельство СССР

У 363986, кл. G 06 G 7/14, 1971. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

РАЗНОСТИ ФАЗ СИГНАЛОВ С ОТНОСИТЕЛЬНОЙ ФАЗОВОЙ МАНИПУЛЯЦИЙ

„„SU„„1224808 A (57) Изобретение относится к технике связи и м.б. использовано в системах передачи данных. Повышается быстродействие. Устройство содержит входные коммутаторы 1 и 3, счетчик

2 тактовых импульсов (СТИ), дешифратор 4, цифровые селекторы (ЦС)

5 и 9, сумматоры 6, t0,11 и 14, инвертор 7, преобразователи кода 8 и 12, оперативные запоминающие блоки (ОЗБ) 13 и 15. Цель достигается введением коммутаторов 1 и 3, ЦС

5 и 9, преобразователей кода 8 и 12, сумматоров 11 и 14, ОЗБ 13 и 15, дешифратора, СТИ 2. 2 ил.

12248

Изобретение относится к технике, связи и может быть использовано в системах передачи данных.

Целью изобретения является повышение быстродействия.

На фиг.1 изображена структурная электрическая схемапредлагаемого устройства; нафиг.2-временные диаграммы

Устройство для вычисления разности фаэ сигналов с относительной фазовой манипуляцией содержит первый входной коммутатор 1, счетчик 2 тактовых импульсов, второй входной коммутатор 3, дешифратор 4, первый цифровой селектор 5, первый сумматор 6, инвертор 7, первый преобразователь 8 кода, второй цифровой селектор 9, второй сумматор 10,третий сумматор 11, второй преобразователь 12 кода, первый оперативный запоминающий блок 13, четвертый сумматор 14 и второй оперативный запоминающий блок 15.

Устройство работает следующим образом.

На входы устройства поступают сигналы в и -разрядном дополнительном коде, например 12-разрядном.

Входные сигналы 5„ (фиг.2а) и 5 поступают в параллельном коде на информационные входы входных ком30 мутаторов 1 и 3. Выходным сигналом счетчика 2 тактовых импульсов, на который подается тактовая частота (фиг.2б), поступающим на управляющие тактовые входы входных коммутаторов 1 и 3, коммутируются ин35 формационные входы, на которые поданы младшие разряды соответственно величин б„ и 5, причем выходной сигнал входного коммутатора 1 подается на вторые управляющие входы

40 цифровых селекторов 5 и 9, а выходной сигнал входного коммутатора 3— на их первые управляющие входы.

На третий и четвертый информаци"онные входы устройства поступают (1 сигналы К „и

На третий информационный вход цифрового селектора 5 поступает сигнал Х0, а на первый и пятый информационные входы — соответственно величины У, и Х„ - 1„, сформированные с помощьюинвертора 7и сумматора 10.

На пятый и третий информационные входы цифрового селектора 9 поступают входные сигналы 1, и Х, соответственно, а на четвертый информационный вход — сформированный с помощью сумматора 6 сигнал „ < <>.

0е 3

В зависимости от состояния вторых тактовых входов в цифровых селекторах 5 и 9, на i,oòoðûå подаются величины, на их выходах коммути— руются сигналы: 00; 10; 01; 1 1.

С выхсдов цифровых селекторов

5 и 9 полученные величины через преобразователи 8 и 12 кода и сумматоры 11 и 14 соответственно поступают на входы оперативных запоминающих блоков 13 и 15, предварительно очищенных импульсом частотой 4, (фиг.2в) где хранятся до следующего такта.

С приходом следующего тактового импульса счетчика 2 тактовых импульсов на тактовые входы входных коммутаторов 1 и 3 выходы последних скоммутируют вторые информационные входы„ на которые поданы вторые разряды.

Аналогичным образом, как и на предыдущем такте, в зависимости от состояния входов цифровых селекторов 5 и 9 они скоммутируют на выход соответствующие входы. Полученные результаты через преобразователи

8 и 12 кода снова поступают на входы сумматоров 11 и 14, а на первые входы последних подается сдвинутый на один разряд результат, хранившийся в оперативных запоминающих блоках ll3 и 15 после предыдущего такта. Полученная сумма снова запоминается и хранится в оперативных запоминающих блоках 13 и 15 до следующего такта.

Аналогичным образом устройство работает в течение 11 тактов (во время обработки 11 разрядов). Процесс работы устройства на 12-м такте должен заключать в себе смену знака величин, поступающих с цифровых селекторов 5 и 9 на сумматоры

11 и 14.

12-й тактовый импульс обеспечивает прохождение на входы входных коммутаторов 1 и 3 12-х знаковых разрядов и подключает дешифратор 4 °

Сигналы с выходов входных коммутаторов 1 и 3 подаются на входы цифровых селекторов 5 и 9, обеспечивая коммутацию соответствующих входов на один из входов преобразователей 8 и 12 кода.

На вторые входы преобразователей

8 и 12 кода поступает сигнал с выхода дешифратора 4, обеспечивающий смену знака обрабатываемых величин в преобразователях 8 и 12 кода. С выхода последних сигналы поступают на первые входы сумматоров 11 и 14, на вторые входы которых подаются сдвинутые на один разряд результаты предыдущих суммирований. Полученные результаты снова запиСываются сигналом частоты, в оперативные запоминающие блоки 13 и 15, и на выходах устройства появляются результаты

5 „ (фиг.2г) и Б . После этого сигналом частоты 1, очищается память оперативных запоминающих блоков 13 и

15 и устройство снова готово к работе.

Формула изобретения

Устройство для вычисления разности фаз сигналов с относительной фазовой манипуляцией, содержащее первый сумматор, инвертор, выход которо го соединен с первым входом второго сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия в него введены первый и второй входные коммутаторы, первый и второй цифровые селекторы, первый и второй преобразователи кода, третий .и четвертый сумматоры, первый и второй оперативные запоминающие блоки, дешифратор и счетчик тактовых импульсов, выход которого соединен с входом дешифратора, тактовыми входами первого и второго входных коммутаторов соответственно, выход последнего подключен к первым входам первого и второго цифровых селекторов соответственно второй вход последнего подключен к выходу перaoro входного коммутатора и второму

224808 4 входу первого цифрового селектора, третий вход которого соединен с вторым входом второго сумматора,первым входом первого сумматора и третьим входом второго цифрового селектора, четвертый вход которого соединен с выходом первого сумматора, второй вхоц которого соединен с пятым входом второго цифрового селектора и с входом инвертора, выход которого соединен с четвертым входом первого цифрового селектора, пятый вход которого подключен к выходу второго сумматора, при этом выходы первого и второго цифровых селекторов соединены с первыми входами соответственно первого и второга преобразователей кода, выходы которых подключены к первым входам

2О соответственно третьего и четвертого сумматоров, выходы которых соединены с входами соответственно первого и второго оперативных запоминающих блоков, выходы которых под25 ключены к вторым входам соответственно третьего и четвертого сумматоров, а выход дешифратора соединен с вторыми входами первого и второго ,преобразователей кода, информационные входы первого и второго входных коммутаторов, первый и второй входы первого сумматора являются соответственно первым, вторым, четвертым и третьим информационными входами устройства, тактовым входом которого является вход счетчика тактовых импульсов, а первым и вторым выходами устройства являются выходы соответственно первого и второго оперативных запоминающих блоков..

1224808

Составитель О. Геллер

Редактор А. Лежнина Техред Б.Боикало Корректор N. Пожо

Заказ 1953/48 Тираж б71 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3-35, Рауп ская наб., д, 4/5

Производственно-полиграфическое предприятие„ г. Ужгород, ул, Проектная,4