Цифровой синтезатор сигналов
Изобретение относится к радиотехнике и м.б.использовано для формирования сигналов и синтеза частот в радиолокационных и связных системах. Снижается уровень паразитных составляющих выходных сигналов. Устр-во содержит блок формирования кода частоты 1, накопитель фазы 2, эталонный генератор 3, счетчик 4, ЦАП 5| фНЧ 6, три регистра памяти (РП) 7, 8 и 9, умножитель кодов 10, три инвертора 11, 12 и 13, сумматор 14 и коммутатор 15. Коды, формируемые счетчиком 4, подаются в качестве управляющих на коммутатор 15, обеспечивая последовательно появление на выходах коммутатора I5 приближенных выборок, присутствующих на его 4-х входах. При этом один код поступает на вход коммутатора I5 непосредственно с выхода РП 7, а остальные коды вычисляются при помощи РП 9, умножителя кодов 1 О, инверторов 11, 12, 13 и сумматора 14. Полученный с выхода коммутатора 15 код через РП 9 поступает на ЦАП 15 и далее на ФНЧ 6, в результате чего формируется желаемый синусоидальный сигнал . Цель достигается введением РП 7,8,9, умножителя кодов 10, инверторов 11,12,13, сумматора 14 и коммутатора 15. 2 ил. (Л to N9 4 CD 4ib ;о
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51) 4 Н 03 В 19 00
1, 13 „
ЬКь,,;, ВСЕ1.ЛР "-"
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21> 3804087/24-09 (22) 18,10.84 (46) 15.04.86.Бюл. У 14 (71) Всесоюзный заочный электротехнический институт связи (72) В.Н.Кочемасов и А.Д.Ревун (53) 621.373.42 (088.8) (56) Авторское свидетельство СССР
9 813675, кл. Н 03 В 19/00, 25.10.78
Патент США У 3657657, кл. 328-14, 18.04.72 (54) ЦИФРОВОЙ СИНТЕЗАТОР СИГНАЛОВ (57) Изобретение относится к радиотехнике и м.б.использовано для формирования сигналов и синтеза частот в радиолокационных и связных системах. Снижается уровень паразитных составляющих выходных сигналов.
Устр-во содержит блок формирования кода частоты 1, накопитель фазы 2, эталонный генератор 3, счетчик 4, „„SU„„1224949 А
ЦАП 5 ФНЧ 6, три регистра памяти (РП) 7, 8 и 9, умножитель кодов 10, три инвертора 11, 12 и 13, сумматор
14 и коммутатор 15. Коды, формируемые счетчиком 4, подаются в качестве управляющих на коммутатор 15, обеспечивая последовательно появление на выходах коммутатора 15 приближенных выборок, присутствующих на его 4-х входах. При этом один код поступает на вход коммутатора 15 непосредственно с выхода РП 7, а остальные коды вычисляются при помощи РП 9, умножителя кодов 10, инверторов 11, 12, 13 и сумматора 14. Полученный с выхода коммутатора 15 код через
РП 9 поступает на ЦАП 15 и далее на ФНЧ 6, в результате чего формируется желаемый синусоидальный сигнал. Цель достигается введением РП
7,8,9, умножителя кодов 10, инверторов 11,12,13, сумматора 14 и коммутатора 15. 2 ил.
Изобретение относится к области радиотехггики и может быть сипользовано для формирования сигналов и синтеза частот в радиолокационных и связных системах. 5
Цель изобретения — снижение уровня паразитных составляющих выходных сигналов °
На фиг. 1 изображена структурная электрическая схема цифрового синте- !б затора сигналов; на фиг.2 — форма сигнала.
Цифровой синтезатор сигналов содержит блок 1 формирования кода
15 частоты, накопитель 2 фазы, эталонный генератор 3, счетчик 4, цифроаналоговый преобразователь (ЦАП) 5, фильтр 6 нижних частот (ФНЧ), первый пегистр 7 памяти, второй регистр
8 памяти, третий регистр 9 памяти, умножитель 10 кодов, первый 11, второй 12 и третий 13 инверторы, сумматор 14 и коммутатор 15.
Цифровой синтезатор сигналов работает следующим образом.
На периоде сиитеэируемого сигнала формируется фиксированное число отсчетов 4 (фиг.2), Формируются выборки „ ри n = 4i, где n = 0,1, 2,..., i = 0,1,2,3,... При и ==
4i5! формируются выборки 1 о при и = 4 +2 — выборки -g„, при
n = 4i+3 — выборки -1+ — и- .Поскольку
2 в общем случае синтезируемая часто- М та Е и опорная частота f, эталонного генератора не кратны между собой, значения фазы синтезируемого сигнала в моменты переполнения накопителя фазы 2 равны " + Q . Поскольку обычно f > f,,òî Q „c< — .
Таким образом, при небольших Q„ oáåñпечивается высокая точность представления выборок и, следовательно низкий уровень паразитных составляющих. В процессе работы импульсы переполнения (появление каждого из них соответствует приращению фазы примерно на т! /2) поступают на счетчик 4, выполненный двухразрядным, в котором последоваетльно формируются коды
00,01,10,11,00 и т.д. В первый регистр 7 памяти в момент переполнения накопителя 2 фазы записывается значение остатка кода фазы 0„, которое М хранится в нем до появления следующего импульса переполнения накопителя 2 фазы.
Формируемые коды подаются в качестве управляющих на коммутатор
15, обеспечивая последовательно появление на выходе коммутатора приближенных выборок Я,1-Ц„+1/2,-Я„+,г,—
2 л
-1+(„!2, 0 и т.д., которые присутствуют на четырех его входах, причем коды гг, поступают на первый вход коммутатора 15 непосредственно с выхода первого регистра 7 памяти, а остальные. вычисляются. Так, код фазы — (1„,, подаваемый на третий вход коммутатора 15, формируется посредством изменение знака кода с выхода первого регистра 7 памяти, I код на четвертом входе формируется посредством возведения в квадрат значений кода фазы Q„,, в моменты переполнения, делением полученного результата на два и вычитанием этого числа из единицы, хранимой в . третьем регистре 9 памяти. Код на первом входе коммутатора 15 формируется изменением знака кода, присутствующего на четвертом входе коммутатора 15. т 1
Вычисление кодов г2 и 1 — 2 осуществляется соответственно в умножителе 10 кодов и сумматоре 14.
Из этих приблгикенных выборок, присутствующих на четырех входах коммутатора 15, на выход при очередном переполнении накопителя 2 фазы проходит лишь одна, причем порядок их появления на выходе коммутатора 15 определяется кодом, формируемым в счетчике 4. Так, например, при управляющем коде 00 на выход коммутатора 15 проходит код числа Я с второго входа. При управляющем коде
01 к выходу коммутатора 15 подключен третий вход, т.е ° передается код
2 числа l-Q, j2.При коде управления 10 на выход проходит код числа (-Q ) с четвертого входа, а при коде Il к выходу коммутатора 15 подсоединен 2 первый вход, т.е. код числа -{1- Я,/2) .
Далее процесс повторяется.
При этом деление на два выходного кода умножителя 10 кодов осуществляется простым сдвигом выходных разрядов в сторону уменьшения на
1 разряд. Полученный с выхода комму— татора 15 код через третий регистр 9 памяти поступает на ЦАП 5 и далее на
ФНЧ 6, в результате чего и формируется желаемый синусоидальный сигнал, 1224949
1О ф а2
Составитель Н,Чеканова.
Редактор Е.Копча Техред И.Попович Корректор М.Максимишинец
Заказ )961/55 Тираж 816 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д.4/5
Производственно-полиграфическое предприятие,r.ужгрод,ул.Проектная, 4
Формула изобретения
Цифровой синтезатор сигналов, содержащий блок формирования кода частоты, выход которого соединен 5 с кодовым входом накопителя фазы, тактовый вход которого подключен к выходу эталонного генератора, а выход переполнения соединен с счетным входом счетчика, а также последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, отличающийся тем, что, с целью снижения уровня паразитных составляющих выходных сиг-15 налов, введены последовательно соединенные первый регистр памяти, умножитель кодов, первый инвертор, сумматор, второй инвертор, коммутатор и второй регистр памяти, а так- 20 же третий регистр памяти и третий инвертор, вход которого соединен с выходом первого регистра памяти, с вторым входом умножителя кодов и с вторым входом коммутатора, а выход подсоединен к третьему входу коммутатора, четвертый вход которого подключен к выходу сумматора, вход управления коммутатора подключен к выходу счетчика, второй вход сумматора подключен к выходу третьего регистра памяти, тактовый вход второго регистра памяти подключен к выходу переполнения накопителя фазы, выход второго регистра памяти подключен к входу цифроаналоговоro преобразователя, тактовый вход блока формирования кода частоты подсоединен к выходу, эталонного генератора, а кодовый вход и тактовый вход первого регистра памяти подключены соответственно к кодовому выходу и к выходу переполнения накопителя фазы.
