Арифметическое устройство

 

Изобретение относится к вычислительной технике и может быть использовано для построения конвейерных средств обработки информации. Цель изобретения - увеличение производительности в конвейерном режиме работы. Сущность изобретения состоит в том, что устройство, содержащее сумматор, умножитель, три буферных регистра, два мультиплексора, дополнительно содержит шесть мультиплексоров , два блока задержки, четыре регистра настройки, регистр кода структуры, три сдвигающих регистра , счетчик задержки настройки, дешифратор модуля счета, триггер, формирователь кода задержки начала настройки , блок настроечной последовательности , два блока модифициргующих последовательностей, схему сравнения , схему блокировки слагаемого , схему блокировки множителя , вентиль И, вентиль ИЛИ, вентиль И-НЕ, инвертор и накопитель настроек с отличительными связями. 2 ил. S Ю ю со 01 4ib

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 С 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Й ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3692875/24-24 (22) 20.01.84 (46) 07.05.86. Бюл. 1) - 17 (7)) Специальное конструкторскотехнологическое бюро Физико-механического института им. Г.В.Карпенко (72) А.Л.Ланцов и В.М.Захарченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 1016779, кл. С 06 Р 7/38, 1981.

Процессор ЕС2060. Техническое описание Т02. М, 1977, с. )6-17 ° (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике н может быть использовано для построения конвейерных средств обработки информации.

Цель изобретения — увеличение производительности в конвейерном режиме

„„SU„„1229754 А 1 работы. Сущность изобретения состоит в том, что устройство, содержащее сумматор, умножитель, три буферных регистра, два мультиплексора, дополнительно содержит шесть мультиплексоров, два блока задержки, четыре регистра настройки, регистр кода структуры, три сдвигающнх регистра, счетчик задержки настройки, дешифратор модуля счета, триггер, формирователь кода задержки начала настройки, блок настроечной последовательности, два блока модифицирующих последовательностей, схему сравнения, схему блокировки слагаемого, схему блокировки множителя, вентиль И, вентиль ИЛИ, вентиль И-НЕ, инвертор и накопитель настроек с отличительными связями.

2 ил.

)229754

Таблица l выход умножителя 2 выход сумматора I вход 40 вход 4!

Таблица2

- 23

ОО

1 2 4

3 1 4

10

1 3

Таблица 3

Управляющие входы

Мультиплексор 31 ультиплекор 32

Разряды ре гистра 25, поступающие на выход азряды реистра 26, оступающие а выход

Е„

01

М

E„ — напряжение питания.

Таблица 4

Первый О 1 О ) 0 1 0 1 О 1 О 1 О 1 О 1 управляющий вход 0 О 1 1 О О 1 1 О О l l О О 1 1

Второй О О О О 1 1 1 1 О О 0 О 1 1 l 1 управляющий вход О О 0 О О О 0 О О 1 1 1 ) ) l ) Изобретение относится к вычислительной технике и может быть испрльзовано для построения конвейерных средств обработки.

Цель изобретения — увеличение 5 производительности в конвейерном ре-жиме работы.

На фиг ° 1 представлена схема арифметического устройства, на фиг. 2 временная диаграмма работы. )0

Арифметическое устройство содержит сумматор-вычитатель 1, умножитель

2, коммутатор 3, мультиплексор 4, коммутатор 5, мультиплексор 6, коммутаторы 7-10, выход ll результата, элементы 12 и 13 задержки, .выход 14 признака, блок 15 элементов запрета, блок !6 элементов ИЛИ, вход 17 кода настройки, блок 18 памяти, регистры 19-22 настройки, регистр 23 структуры, регистры 24-26 сдвига, счетчик 27,дешифратор 28, элемент

ИСКЛ)ОЧАК61ЕЕ ИЛИ 29, мультиплексоры

30-33, трйггер .34, элемент ИЛИ 35, элементы И 36 и 37, элемент НЕ 38, информационные входы 39-41, вход 42 сопровождающего признака, вход 43 разрешения настройки, вход 44 окончания настройки, входы 45 и 46 модифицирующих признаков, выход 47 мультиплексора 3), выходы 48-51 разрядов мультиплексора 30, входы 52 и 53 сумматора-вычитателя 1, выходы 54 и 55 умножителя 2, выход 56 мультиплексора 32. 35

Сумматор-вычитатель 1 и умножитель 2 реализуют конвейерный способ выполне)))ия операций, что предполагает наличие в них промежуточных (буферных) регистров. Число таких регист- 40 ров от входа к выходу в каждом из блоков l и 2 определяет собственную (логическую)задержку этих блоков, Мультиплексоры 46, 30-33,используемые в устройстве, имеют кодировку, представленную в табл. 1-4 соответственно.

Управляющие Информационный вход, В ХОД61 поступающий на

Управляющие Разряды регистра 24„ входы поступающего на выходы

1229754

Продолжение табл.4

Информационный вход

1 поступающий на выход Eë

Е„29 29 Е„Ел E

Таблица 5

Х,+Х

X1 ХЗ

Х,+S

14 (Х, Х )+S

Х -Х

1 2

Хз (X1+Х ) S (Х +Х,) S

16 (Х,. S)+X

Арифметическое устройство пред- 10 назначено для выполнения в конвейерном режиме операций, описываемых в табл. 5.

Конфи- Выход уст- Кон- Выход устгура- ройства фигу- ройства ция рация

10 (Х, +S) Х 20 (X X.)+Xü л5

13 (X X )+ (Х,-X ) Хз 15 (Х„хз)+S 30

17 (Х S)+X,.

П р и м е ч а н и е. Х„,Х,Х данные, поступающие на входы 39-41, S— результат на выходе сумматора вычи40 тателя I + — сложение или вычитание.

При конвейерном выполнении указанных операций возможны следующие варианты прохождения информации через устройство, определяющие его структуру: вход устройства сумматор-вычитатель выход устройства, вход устройства - сумматор-вычитатель умножитель — выход устройства, вход устройства -умножитель - сумматор-вычитатель-выход устройства; вход устройства -умножитель-- выход устройства.

Присваивают данным структурам соответственно коды 0,1,2,3.

Установку необходимых связей, определяющих конфигурацию устройства, называют настройкой. В процессе настройки может возникать необходимость организации ее задержки более чем на один такт с момента получения внешней команды с входа 43 разрешения настройки. Это возможно., когда последний элемент старой структуры становится первым элементом в новой структуре и в некоторых других случаях. При этом начало установки новой структуры задерживается на число тактов, необходимое для завершения обработки элементов в старой структуре.

Настройка устройства в зависимости от выполняемой операции осуществляется подачей на вход 17 кода настройки. По его значению из блока

18 памяти на регистры 19-22 настройки в последовательности, определяемой кодом структуры, принимаемому на регистр 23 структуры и преобразуемому в тактовые сигналы мультиплексором 30, принимается управляющая информация, которая задает нужную коммутацию в мультиплексорах 4 и 6 и коммутаторах 3, 5 и 7, а также управляет режимом работы (сложения или вычитания) сумматора-вычитателя 1 в зависимости от операции согласно в табл. 6.

1229754

Т а б л и ц а б

Сумматор

Конфигурация

Вход 52 Вход 53

Вход 54 Вход 55

Х

Х1

Х, Х, Х

Х, Х

Г1

Х, Х

10 х, М

ХХ3

Х1

Х„

Х2

Х1

М

S Х„

15 М S Х„

lб

Х2

S S

Х1

М

М вЂ” результат на выходе умножителя 2.

Таблица 7

Код старой структуры

О О О О 1 1 i 1 2 2 2 2 3 3 3 3

О 1 2 3 О 1 2 3 О l 2 3 О l 2 3

Код новой структуры

О О О О О „ь

О „0 О О О

EJ м и 2 собственная задержка соответственно сумматора-вычитателя и умножителя:.

Примечание.

Предлагаемую настройку называют статической.

При переходЕ от старой структуры к новой возникает необхоУмножитель 2

Выход 11 димость в задержке перестройки.

Значение задержек ь приведены в табл.7.!

229754

Задержка h, осуществляется посредством элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, 29 и мультиплексора 33.

При равенстве Ь и содержимого счетчика 27 на выходе мультиплексора 33 — 5 логическая единица.

При единичных значениях на входах

43 и 44, в этом случае, на инверс— ном выходе элемента И 37 формируется отрицательный импульс, которым устанавливается в регистре 23 код новой структуры и в первый разряд регист. ра 24 сдвига заносится единица, что определяет начало новой последовательности. 15

В зависимости от кода структуры преобразует последовательность положений "бегущей" единицы в регистре

24 и последовательность синхроимпульсов, управляющих регистрами 19-22 на- 20 стройки.

Данные, поступающие на входы 3941, образуют последовательности. В пределах одной последовательности сохраняется статическая настройка, задаваемая блоком 18 памяти. Для разметки указанных последовательностей вместе с данными, поступающими на, один из входов 39-41, на вход 42 поступает последовательность сопро- 30

I вождающих признаков, с помощью которых выделяется начало и конец в последовательности данных. Поскольку результат обработки на выходе 11 в зависимости от кода структуры за- 35 держивается относительно входных данных на различное число тактов, для сохранения правильной разметки выходной последовательности данных в устройство введены элементы 12 и 40

13 задержки, которые путем соответствующей коммутации образуют для последовательности сопровождающих признаков конвейер, аналогичный конвейеру данных, составленному из бло- 45 ков 1 и 2. При этом по величине задержки элемент 12 соответствует сумматору 1, а элемент 13 — умножителю 2.

Для изменения настройки в про- 50 цессе выполнения одной команды используется динамическая настройка по сигналам входов 45 и 46. Эти сигналы, как и сигнал 42, образуют последовательность, синхронную с од- 55 ной из входных последовательностей данных. По этим сигналам задержанным соответствующим образом в мультиплексорах 31 и 32,осуществляется блокировка слагаемого, поступающего на вход сумматора с выхода мультиплексора 4, либо блокировка множителя, поступающего на вход умножителя с выхода мультиплексора 6. При этом на выходах блоков 15 и 16 элементов оказываются действующими соответственно арифметические коды нуля и единицы. С помощью сигналов модификации входов 45 и 46 обеспечивают достаточно большое разнообра— эие операции при фиксированной статической настройке. Формирование необходимых задержек выходных сигналов мультиплексоров 30 и 31 осуществляется с помощью соответственно регистров 25 и 26 сдвига.

Рассматривают выполнение в устройстве выражения у. =у +а. Ь и

i-1

I следующего за ним выражения Й1+Ч, пользуясь временной диаграммой (фиг. 2). Момент t, соответствует появлению на входе 43 разрешения на выполнение первой операции первого выражения. Поскольку устройство находится в исходном состоянии (на sxoде 44 высоким уровнем действует признак окончания предыдущей операции), то без задержки формируется на выходе элемента И 37 сигнал пуска, по заднему фронтУ которого на входы

39 и 40 начинают поступать данные а и Ь, . При этом мультиплексор 30 обеспечивает следующую последовательность появления управляющих сигналов на входах коммутаторов 3 и 5 мультиплексоров 4 и 6. Одновременно с первой парой данных производится коммутация в коммутаторе 5 и мультиплексоре 6, через два такта, когда появляется первое произведение на выходе умножителя 1, производится коммутация в коммутаторе 3 и в мультиплексоре 4 и еще через такт, когда появляется результат на .выходе сумматора выбирается вход в коммутаторе 7. В момент t по входу 43 поступает второе разрешение на вычисление нового выражения, Так как при этом устройство еще занято вычислением предыдущего выражения, вычисление нового выражения задерживается.

В момент t ïî входу 44 поступает признак окончания последовательности данных, участвующих при вычислении первого выражения. Поскольку устройство при этом еще продолжает вы1229754

io полнение вычисления первого выражения, переключение структуры происходит в момент t т.е. сигнал на выходе элемента Й 37 формируется только через два такта после появления 5 признака, после чего осуществляется перекоммутация в коммутаторах 3, 5 и

7 и мультиплексорах 4 и 6 согласно значения кода новой структуры, равного единице. При этом начало выполнения нового выражения в течение двух тактов происходит параллельно с окончанием вычисления старого выражения.

Формула изобретения

Арифметическое устройство, содержащее сумматор-вычитатель, умножитель, блок памяти, четыре регистра настройки, регистр структуры, два мультиплексора, три коммутатора, регистр сдвига, триггер, блок элементов запрета, счетчик, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, причем первый информационный вход устройства соединен с первыми информационными входами первого и второго коммутаторов, второй информационный вход устройства соединен с первыми ЗО информационными входами первого и второго мультиплексоров, выход первого мультиплексора соединен с информационным входом блока элементов запрета, выход первого коммутатора и выход блока элементов запрета соединены соответственно с первым и вторым информационными входами сумматора-вычитателя, выход которого соеДинен с BToPblMH H io oHHb H 4O входами первого и второго мультиплексоров, выход умножителя соединен с вторым информационным входом первого коммутатора и третьим информационным входом первого мульти- 4Б плексора, вход кода настройки устройства соединен с адресным входом блока памяти, выходы которого соединены соответственно с информационными входами регистров настройки с 50 первого по четвертый и регистра структуры, выходы первого и второго разрядов счетчика соединены с входом дешифратора, выход первого разряда первого регистра настройки соединен 55 с управляющим входом первого коммутатора, выходы второго и третьего разрядов первого регистра настройки соединены соответственно с первым и вторым управляющими входами первого мультиплексора, выход первого разряда второго регистра настройки соединен с управляющим входом второго коммутатора, выходы второго и третьего разряцов второго регистра настройки соединены соответственно с первым и вторым управляющими входами второго мультиплексора, выход третьего регистра настройки соединен с управляющим входом сумматора-вычитателя, отличающееся тем, что, с целью увеличения производи- тельности в конвейерном режиме работы, оно содержит два элемента задержки, коммутаторы с четвертого по шестой, блок элементов ИЛИ, второй и третий регистры сдвига, два элемента И, элемент НЕ, мультиплексоры с третьего по шестой, причем третий информационный вход устройства соединен с четвертым информационным входом первого мультиплексора и с третьим информационным входом второго мультиплексора, четвертый информационный вход которого соединен с выходом умножителя, второй информационный вход второго коммутатора соединен с выходом сумматора-вычитателя и первым информационным входом третьего коммутатора, второй информационный вход, управляющий вход и выход которого соединены соответственно с выходом умножителя, выходом четвертого регистра настройки и выходом результата устройства, вход сопровождающего признака которого соединен с первыми информационными входами четвертого и пятого коммутаторов, выходы которых соединены соответственно с входами первого и второго элементов задержки, выходы которых соединены с соответствующими информационными входами шестого коммутатора, управляющий вход и выход которого соединены соответственно с управляющим входом третьего коммутатора и выходом признака устройства, выходы первого и второго элементов задержки соединены соответственно с вторыми информационными входами пятого и четвертого коммутаторов, управляющие входы которых соединены соответственно с выходами четвертых разрядов второго и первого регистров настройки, выход пятого разряда первого региСтра настройки соединен с

12 первым входом элемента ИЛИ, выход которого соединен с управляющим входом блока элементов запрета, выход второго мультиплексора соединен с информационным входом блока элементов

ИЛИ, выход которого и выход второго коммутатора соединены соответственно с входами множителя и множимого умножителя, выходы разрядов регистра структуры соединены с соответствующими управляющими входами третьего мультиплексора, информационные входы которого соединены с выходами соответствующих разрядов первого регистра сдвига, выходы разрядов третьего мультиплексора соединены с так,товыми входами соответствующих регистров настройки, выходы первого и второго разрядов регистра структура соединены с соответствующими управляющими входами четвертого и пятого мультиплексоров, информационные входы которых соединены соответственно с выходами разрядов второго и третьего регистров сдвига, входы которых являются соответственно первым и вторым входами модифицирующих признаков устройства, выходы четвертога и пятого мультиплексоров соединены соответственно с вторым входом элемента ИЛИ и с. управляющим входом

) (1 7 / 12 блока элементов ИЛИ, вход окончания настройки устройства соединен с первым входом первого элемента И и входом разрешения счета счетчика, вход запрета счета которого соединен с (m-1)-м выходом дешифратора (m — модуль счета), выходы первого и второго разрядов счетчика соединены с соответствующими входами элемента ИС1О КЛВЧАЮЩЕЕ ИЛИ, выход которого и выход первого разряда счетчика соединены соответственно с первым и вторым информационными входами шестого мультиплексора, первый и второй

15 управляющие входы которого соединены соответственно с выходом и информационным входом регистра структуры, выход шестого мультиплексора соединен с вторым входом первого элемен20 та И, выход которого соединен с входом триггера и первым входом второго элемента И, второй вход и инверсныи выход которого соединены соответственно с выходом триггера и тактовым входом регистра структуры, вход первого регистра сдвига через элемент

НЕ соединен с инверсным выходом второго элемента И, третий вход первого элемента И является

30 входом разрешения настройки устройства.

1229754 ,6

41 ф фЯ

Х7

И

4У

5t

У

5Г

У

Я

Å2

7

1f

4Е

Составитель А. Клюев

Редактор M. Бианар Техред О.Гортвай Корректор С.Шекмар

Заказ 2450/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

1!3035, Москва, Ж-35, Раушская наб, д. 4/5

Производственн -полиграфическое предприятие, г.,ужгород, ул. Проектная, 4