Способ следящего аналого-цифрового преобразования и устройство для его осуществления

 

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении следящих систем. Цель изобретения - расширение динамического диапазона преобразования. При изменении входного напряжения, поступающего по входной шине на аналоговые входы N каналов определения младших разрядов, осуществляют его сравнение с группами эталонных напряжений блоков эталонных уровней (БЭУ) каждого канала , и формирование младших разрядов на выходных шинах с помощью блоков компараторов каналов, цифрового крьг мутатора каналов (ЦКК) и шифратора. С помощью блоков ключей (БК) кана лов и блока памяти реализуется совмещение момента начала последовательного смещения групп зфовней БЭУ с моментом равенства входного напряжения среднему уровню эталонного напряжения средней группы, а также определяется знак производной входного напряжения. Последовательное смеще- ,ние групп уровней БЭУ каналов осуществляют с помощью БК, реверсивных счетчиков и цифроаналоговых преобразователей каналов соответственно для каждой мпадшей группы в зависимости от знака производной. Коды старших разрядов формируют на шинах посредством ЦКК и реверсивного счетчика в момент равенства . входного, напряжения старшему уровню эталонного напряжения БЭУ каналов путем подсчета указанных моментов с учетом соответствующего знака производной входного напряжения в данной группе уровней эталонных напряжений. 4 з.п. , 4 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУВЛИК

„„SU„„1229954 (50 4 Н 03 M 1 34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3582050/24-24 (22) 21.04.83 (46) 07,05.86. Бюл. № 17 (72) Л.П. Петренко (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 819954, кл. Н 03 К 13/175, 1977.

Статистические измерения и алгоритмизация измерений. Сборник, вып. 4, Рязань, 1978, с. 75, рис.5. (54) СПОСОБ СЛЕДЯЩЕГО АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ И УСТРОЙСТВО

ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении следящих систем. Цель изобретения - расширение динамического диапазона преобразования. При изменении входного напряжения, поступающего по входной шине на аналоговые входы N каналов определения младших разрядов, / осуществляют его сравнение с группами эталонных напряжений блоков эталонных уровней (БЭУ) каждого канала . и формирование младших разрядов на выходных шинах с помощью блоков компараторов каналов, цифрового коммутатора каналов (ЦКК) и шифратора.

С помощью блоков ключей (БК) каналов и блока памяти реализуется совмещение момента начала последовательного смещения групп уровней БЭУ с моментом равенства входного напряжения среднему уровню эталонного напряжения средней группы, а также определяется знак производной входного напряжения. Последовательное смеще,ние групп уровней БЭУ каналов осуществляют с помощью БК, реверсивных счетчиков и цифроаналоговых преобразователей каналов соответственно

Ф для каждой мпадшей группы в зависи- Е мости от знака производной. Коды старших разрядов формируют на шинах посредством ЦКК н реверсивного счетчика в момент равенства . входного. напряжения старшему уровню эталонно- Я го напряжения БЭУ каналов путем подсчета указанных моментов с учетом соответствующего знака производной входного напряжения в данной группе уровней эталонных напряжений. 4 з.п. ф-лы, 4 HJI

1229954

Изобретение относится к вычислительной и измерительной технике и ( может быть использовано при построении следящих систем.

Целью изобретения является расшире — 5 ние динамического диапазона преобразования за счет формирования кода старших разрядов путем определения количества переходов входного сигнала за пределы групп эталонных уровней 10 с учетом направления этих переходов.

На фиг. 1 приведены временные диаграммы входного сигнала и смещения N групп эталонных уровней (на примере четырех групп, т.е. N=4); на фиг. 2 - структурная электрическая схема устройства следящего аналого-цифрового преобразования; на фиг. 3 - структурные электрические схемы примеров выполнения блока памяти, блока ключей и схема их подключения в канале определения младших разрядов; на фиг. 4 — структурная электрическая схема цифрового коммутатора каналов.

Устройство следящего аналогоцифрового :преобразования (фиг. 2) содержит каналы 1-4 определения младших разрядов, шину 5 "сброс", вход- 30 ную шину 6, блок 7 памяти (БП), цифровой коммутатор 8 каналов (ЦКК), шифратор 9, реверсивный счетчик 10, выходные шины 11 и 12 младших и старших разрядов соответственно. 35

Каждый канал 1-4 содержит реверсивный счетчик 13, цифроаналоговый преобразователь (ЦАП) 14, источник

15 опорного сигнала (ИОС), блок 16 эталонных уровней (БЭУ) напряжений, 4п блок 17 компараторов и блок 18 ключей, Блок 7 памяти (фиг, 3) содержит

RS-триггер 19, элемент И 20, инвертор 21. 45 состояние, при котором на выходных шинах. 12 старших разрядов устанавли15- ваются все нули. Одновременно с этим сигнал сброса поступает на реверсивные счетчики 13 через входы сброса каналов 1-4 и устанавливает на выхо дах этих счетчиков также нулевые коды, что приводит к установлению нулевого сигнала на выходах ЦАП 14 всех каналов. В результате эталонные напряжения БЭУ 16 с учетом выходных сигналов ИОС 15 каналов 1-4: U„, =О °

3 2 11/) 4 гаются по группам согласно фиг. в зоне О-A.

Блок 18 ключей каждого канала

1-4 (фиг.3) содержит элементы И 22 и 23, дифференцирующий элемент 24, элемент 25 задержки и инвертор 26.

Цифровой коммутатор 8 каналов (фиг.4) содержит двухвходовые элементы И 27-30, инверторы 31-34, многовходовые элементы И 35-38, блок 39 элементов ИЛИ, блок 40 инверторов, многовходовые элементы И 41 и 42, элементы 43 и 44 задержки, элементы

И-HE 45 и 46, элементы ИЛИ 47 и 48 и двухвхацовые элементы И 49 и 50.

Устройство следящего аналогоцифрового преобразования работает следующим образом.

При подаче сигнала на шину сброса 5 выходной сигнал БП 7 устанавливает на входах блокировки всех каналов 1-4 логический "0", тем самым блокируется формирование сигналов прямого и обратного счета на выходах

БК 18 и соответственно на выходах каналов 1-4. При этом реверсивный счетчик 10 устанавливается в исходное

При изменении напряжения входного сигнала V,„ „(й), который подается на входную шину 6 и соответственно на аналоговые входы всех каналов, с нулевого уровня операция сравнения эталонных напряжений с входным сигналом V (t) будет происходить последовательно в блоках 17-1, 17-2, 17-3, и 17-4 каналов 1-4 ° Учитывая то, что БК 18 всех каналов заблокированы, при изменении входного сигнала на их выходах не формируются сигналы прямого и обратного счета, что позволяет сохранить упорядоченное расположение эталонных уровней

БЭУ 16 в течение интервала времени

О-t (фиг.l),,т.е. до того момента, когда входной сигнал не попадет в интервал анализа блока 17-3 канала 3. При этом по мере прохождения зон анализа блоков 17-1 17-2 на выход прямого счета блока 8 поступят два счетных импульса и реверсивный счетчик 10 на выходной шине

12 старших разрядов зафиксирует последовательно два двоичных кода

"01" и "10", а на выходной шине

11 младших разрядов после шифратора 9 будет присутствовать текущее значение кода.

9954 4 на вход блокировки каналов 1-4, а через них - на четвертый вход БК 18 на четвертые входы элементов И 22 и

23 и тем самым дает разрешение на формирование прямых и обратных счет ных импульсов.

При появлении логической "l" на выходе n=i на выходе дифференцирующего .элемента dU/dt 24 формируется

О и пульс логической нlн иэ учит ваяф что на выходе инвертора 26 в данный момент присутствует логическая "1 так как на выходе (1+1)-го компаратора блока 17 в данный момент присутствует логический "0", срабатывает четырехвходовый элемент И 23 и на его выходе формируется логическая "1", по фронту которой осуществляется увеличение кода на выходе рвверсивного счетчика 13 каналов 1-4.

Если при дальнейшем увеличении входного сигнала U,„ „() логическая "1" формируется на выходе n=i+1 компаратора К, то она не приводит к перераспределению уровней на выходах каналов.и блока БК 18 °

При уменьшении входного сигнала

U „(t) на выходе n=i+1 формируется . логический "0", формирование которого на выходе элемента 25 задержки задерживается, что позволяет в течение времени задержки блокировать четырехвходовый элемент И 23 посредством ийвертора 26 и дает воэможность сработать четырехвходовому элементу И 22 после того, как на выходе n=i сформируется логичес" кий "0" и на выходе дифференцирующего neMeHT dU/dt 24 сформируется импульс логической "1", который будет продублирован на выходе элемента И 22, что соответствует уменьшению выходного кода соответствующего реверсивного счетчика 13.

Описанные действия позволяют одновремено выбрать начало процесса последовательного смещения групп уровней эталонных напряжений (фиг.l, t1) в момент равенства входного йапряжения среднему эталонному напряжению средней группы (канал 3).

10.000...001

10.000...010

10.000...011 !

0.111...110

122

Например, при выходе входного * сигнала U „ (t) из зоны анализа блока 17-2 двоичный код на выходных шинах 12 и 11 будет меняться следующим образом:

01.111...100

01.111...101

01.111...110

01.111...111

lO.000.. ° 000 t а при входе в зону анализа блока

17-3 двоичный код на выходных ши: нах 12 и ll будет меняться в соответствии с увеличением входного сигнала: 15

10.111...111

11.000...000

Последняя кодовая комбинация будет присутствовать на выходных шинах 12 и ll при выходе входного сигнала из зоны анализа блока 17-3.

Одновременно с этим, по мере прохождения входным сигналом зон анализа блоков 17-1, 17-2, !7-3, 17-4 и осуществления операции сравнения входного сигнала с N группами эталонных налряжений, которые образуют эоны анализа и формирования кода младших разрядов, выполняется дополнительная операция IIo определению знака производной входного сигнала 35 (направления изменения входного сигнала) в каждой группе посредством сравнения входного сигнала со средними эталонными напряжениями групп.

Эта операция реализуется посредством 40

SK 18 и БП 7, как и операция совмещения момента начала последовательного смещения групп уровней, Рассмотрим этот процесс более подробно.

При увеличении входного сигнала, 4 который поступает по входной шине 6 на первые входы компараторов блока

17 (фиг. 3), логические ."1" будут последовательно формироваться на . выходах n=l i-l, i i+1 k, 50 где k — количество компараторов в блоке 17, à i - номер выхода, соответствующего среднему разряду. При формировании логической 1" на выходе n=i-i и логического "0" - на выходе n=i срабатывает элемент И 20 и на выходе RS-триггера 19 появляется логическая "1", которая поступает

Последующая операция смещения каждой младшей в данный момент группы эталонных напряжений в направлении изменения входного напряжения в момент совпадения входного напряжения со средним эталонным напряжением группы, которая в данный

12299

Коды старших разрядов формируют. по результатам перехода входного сигнала из одной зоны анализа .в другую, т.е. при выходе входного сигнала за интервал напряжений, который образует каждая группа эталонных напряжений. Эту операцию осу ществляет блок 8 и реверсивный счетчик 10 (фиг. 4).Так например, при увеличении входного сигнала..

5 момент является средней группой, реализуется посредством изменения выходного сигнала ЦАП 14.

В момент времени t (фиг. 1) входной сигнал попадает в зону анализа блока 17-3 канала 3 и при совпадении его со средними эталонными уровнями (контролируется (фиг. 3) по выходам n=i-l, n=i и n=i+1 блока компараторов на выходе прямого счета lp канала 3 формируется сигнал, который поступает на вход прямого счета канала

l,а затем на суммирующий вход реверсивного счетчика 13-1,на выходе которого двоичный код увеличивается на едини- 1 цу младшего разряда. Такое изменение кода на выходе реверсивного счетчика 13-1. и соответственно на входе

ЦАП 14-1 приводит к тому, что на выходе ЦАП 14-1 сигнал Б„ изменяется 2о на величину зоны 0-А (фиг. 1), что вызывает смещение зоны анализа (эталонных напряжений) блока 17-1 на величину Б H +UH=4UHB HB11pBBJleHHH изменения входного сигнала V „(t). При 25 дальнейшем увеличении U,„ „(t) входной сигнал попадает в зону анализа блока 17-4 и при превышении средних эталонных уровней зоны анализа сигнала с выхода прямого счета посту- 30 пает на суммирующий вход канала 2.

Посредством реверсивного счетчика

13-2 и ЦАП 14-2 зона анализа блока

17-2 смещается в направлении изменения входного сигнала и располагается за зоной анализа блока 17-4 после смещенной зоны анализа бло-. ка 17-1.

Описанная последовательность смещений в соответствии с измене-. 4О нием входного сигнала .будет .осуществляться в интервале времени (фиг.l), а после момента времени . процесс смещения зон анализа будет обратным, так как знак 45 производной (направление изменения). входного сигнала П „ (С) будет противоположным.

54 6

V„„(t) с нулевого уровня унитарный цифровой код который формируется на цифровых, выходах канала 1, поступает, с одной стороны на входы много" входных элементов И 35 и через блок

39 — на цифровые выходы блока 8.

С другой стороны, первый и последний входы первой группы входов блока

8 (фиг. 3) непосредственно и через инвертор 31 поступают на входы элемента И 27, который осуществляет контроль за состоянием, когда на последнем входе сформируется логическая "I", что соответствует моменту перехода входного сигнала U „ (t) зоны анализа блока 17-1. В этот момент на выходе элемента И 27 уста-; .навливается логический "0", что приводит к запиранию элементов И 35. В результате на выходе блока элементов ИЛИ 39 унитарный код 111...11 переходит в код 000...00, что приводит к подаче: логической "1" на суммирующий вход реверсивного счетчика 10. Таким образом, на выходных шинах 12 старших разрядов устанавливается код 000...01.

Рассмотрим более подробно этот процесс. В исходном состоянии на выходах блока 40 .инверторов и элемента И 42 присутствовал унитарный код, состоящий из всех единиц. Это приводит .к тому, что на выходе элемента

И 42 — логическая "1", а на выходе и и элемента И 41 - логический 0

Как только на выходах блока 39 код изменяется на все нули, на выходе блока 40 инверторов и, следовательно, на. выходе элемента И 41 устанавливается логическая "1"., а на выходе элемента И 42 - логический

"0", но за счет элемента 44 задерж ки на прямом выходе элемента И-НЕ

46 устанавливается логическая "1", которая запоминается в элементе памяти, выполненном на элементах

ИЛИ 48 и И 50. При этом инверсный выход элемента И-НЕ 46 обнуляет элемент памяти, выполненный на элементах ИЛИ 47 и И 49 °

При .изменении кода на выходе блока 39 в обратном направлении на прямом выходе элемента И-НЕ 45 формируется логическая "1" которая поступает на вычитающий вход ревер-. сивного счетчика 10, уменьшая его состояние на единицу младшего разряда.

229954

15

7.

Одновременно с формированием старших разрядов формируют младшие разряды путем выделения результата сравнения входного напряжения с соответствующей группой эталонных напряжений, т.е, с той группой, которая в данный момент соответствует. величине входного напряжения. Это осуществляется в блоке 8 посредством элементов И 27-28 и инверторов

31-34, которые пропускают через блок

39 на выходные шины 11 информационные коды младших. разрядов. объединены и являются входной шиной, а цифровые выходы подключены к соответствующим И группам входов цифрового коммутатора каналов, и шифратор, ! отличающееся тем,что, с целью расширения динамического диапазона преобразования, в него введены блок памяти и реверсивный счетчик, выходы которого являются соответствующими выходными шинами старших разрядов, вход сброса объединен с первым входом блока памяти и входами сброса N каналов определения младших разрядов и является шиной сброса, а суммирующий и вычи25

50

Формула изобретения

1.: Способ следящего аналогоцифрового преобразования, включающий сравнение входного напряжения с группами уровней эталонных напряжений, последовательное смещение групп уровней эталонных напряжений в зависимости от результатов сравнения, формирование кода младших разрядов по результатам сравнения входного напряжения с соответствующей группой уровней эталонных напряжений и формирование кода старших разрядов, отличающийся тем, что, с целью расширения динамического диапазона преобразования, момент начала последовательного смещения групп уровней эталонных напряжений совмещают с моментом равенства входного напряжения среднему уровню эталонного напряжения средней группы, при сравнении входного напряжения с группами уровней эталонных напряжений определяют знак производной входного напряжения, а последовательное смещение групп уровней эталонных напряжений осуществляют соответственно для каждой младшей группы в зависимости от знака производ- . ной входного напряжения, при этом формирование кода старших разрядов осуществляют в момент равенства входного напряжения старшему уровню эталонного напряжения каждой группы путем подсчета числа указанных моментов с учетом соответствующего знака производной входного напряжения в данной группе уровней эталонных напряжений.

2. Устройство следящего аналогоцифрового преобразования, содержащее N каналов определения младших .разрядов, аналоговые входы которых тающий входы подключены соответственно к выходам прямого и обратного счета цифрового коммутатора каналов, цифровые выходы которого соединены с соответствующими входами шифратора, выходы которого являются соответствующими выходными шинами младших. разрядов, при этом входы блокировки N каналов определения младших разрядов объединены и подключены к выходу блока памяти, второй и третий входы которого соответственно подключены к (k/2-1)-му и (k/2)-му цифровым выходам m-го каналов определения младших разрядов, где k — число цифровых .выходов канала определения младших разрядов, а m=tN/2+1),ïðè÷åì выходы прямого и обратного счета каждого i-го канала определения младших разрядов, где i=1,2,...N, соответственно подключены. к суммирующему и вычитаю-. щему входам соответствующего j-го канала определения младших разрядов, где j=N/2+i, если N/2+i6N, и j=(N/2+

+i)-N, если N/2+i>N.

3. Устройство по и. 2, о т л и— ч ающе е с я тем, что, канал определения младших разрядов выполнен на блоке ключей, блоке компараторов, блоке эталонных уровней,. источнике опорного сигнала, цифроаналоговом преобразователе и реверсивном счетчике, вход сброса которого является входом сброса канала определения младших разрядов, суммирующий и вычитающий входы — соответственно суммирующим и вычитающим входами канала определения младших разрядов, а выходы - подключены к соответствующим входам цифроаналогового преобразователя, выход которого соединен с первым входом блока

29954 10

9 12 эталонных уровней, второй вход которого подключен к выходу источника опорного сигнала, а выходы к соответствующим первым входам блока компараторов, второй вход которого является аналоговым входом канала определения младших разрядов, а выходы - соответствующими цифровыми выходами канала определения мпадших разрядов, при этом {k/2-1)-й, k/2=é и (k/2+1)-й выходы блока компараторов соединены с соответствующими первым, вторым и третьим входами блока ключей, четвертый вход которого является входом блокировки канала определения младших разрядов, а первый и второй выходы — соответственно выходами прямого и обратного счета канала определения младших разрядов.

4. Устройство по п. 2, о т л и— ч а ю щ е е с я тем, что блок памяти выполнен на инверторе, элементе

И и RS-триггере-, выход и R-вход которого является соответственно выходом и первым входом блока памяти, второй вход которого является первым входом элемента И, выход которого соединен с S-входом RS-триггера, а второй вход — с выходом инвертора, вход которого является третьим входом блока памяти.

5. Устройство по и. 2, а т л ич а ю щ е е с я тем, что цифровой коммутатор каналов выполнен на N инверторах, (N+2) двухвходовых элементах И, (N+2) многовходовых элементах И, блоке инверторов, двух элементах задержки, двух элементах

HJIH двух элементах И-НЕ и блоке элементов ИЛИ, N групп входов которого подключены к соответствующим выходам N многовходовых элементов

И, а выходы являются соответствующими цифровыми выходами цифрового коммутатора каналов, каждая i-ая группа входов которого, где i= 1 2...N, является соответствующими первыми входами соответствующего i-ro многовходового элемента И, второй вход которого подключен к выходу соответствующего 1-го двухвходового элемента И, первый вход которого является первым входом соответствующей i-ой группы входов цифрового коммутатора каналов, последний вход каждой i — ой группы входов которого через соответствующий инвер10

Зо, 40

55.тор соединен с вторым входам соответствующего i-го. двухвходового элемента И, при этом все выходы блока элементов ИЛИ,кроме последнего через блок инвертаров соответственно соединены с входами (И+1)-ro многовходового элемента И, выход которого через первый. элемент за" держки подключен к первому входу первого элемента И-НЕ, второй вход которого соединен с выходом (N+2).-ro многовходового элемента И, первый выход - с первым входом (N+1)-го двухвходового элемента И, а второй выход - с первым входом первого элемента ИЛИ, выход которого подключен к первому входу (N+2)-го двухвходового элемента И, второй вход которого соединен с первым выходом второго элемента И-НЕ, а выход — с вторым входом первого элемента ИЛИ и является выхадоя обратного счета цифрового коммутатора каналов, выход прямого счета которого является первым входом второго элемента ИЛИ и выходом (N+I)-го двухвходового элемента И, второй вход которогоподключен к выходу второго элемента ИЛИ, второй вход которого соединен с вторым выходом второго элемента И-НЕ, первый вход которо го соединен с выходом (N+1)-го многовходового элемента И, а второй вход через второй элемент задержки соединен с выходом (N+2)-га многовходового элемента И, входы которого соответственно подключены ко всем выходам блока элементов ИЛИ, кроме последнего.

6. Устройство по п. 3, о т л и— ч а ю щ е е с я тем, что блок ключей выполнен на элементе задержки, дифференцирующем элементе, инверторе и двух элементах И, первые входы которых объединены и являются первым входом блока ключей, а вторые входы объединены и подключены к выходу дифференцирующего элемента, вход которого является вторым входом блока ключей, третий вход которого через элемент задержки соединен с третьим входом первого элемента И, выход которого является выходом обратного счета блока ключей, выход прямого счета которого является выходом второго элемента И, третий вход которого через инвертор подключен к выходу элемента задержll

12

1229954 ки, а четвертый вход объединен с четвертым входом первого элемента

И и является четвертым входом блока ключей;

1229954

Фиг.3

ВНИИПИ

Тираж 816 По писное

Заказ 2459/58 д

Производств. -полиграф. пред-е, г. Ужгород, ул. Проектная, 4