Устройство для отображения информации

 

Изобретение относится к вычислительной технике и может быть использовано для отображения телевизионной и других видов информации. Цель изобретения - повышение быстродействия. Устройство содержит блоки памяти, преобразователи кодов, регистры первой и второй групп, распределители импульсов, коммутаторы, мультиплексор, блок индикации, блок управления и синхронизации, три счетчика, сумматоры, 6 ил. ГчЭ со О) ел 4

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU „„1236541 (5D 4 (л 09 Ci 1/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3770767/24-24 (22) 10.07.84 (46) 07.06.86. Бюл. № 21 (72) В. А. Шайда и 3. Ф. Шайда (53) 681.327.11 (088.8) (56) Авторское свидетельство СССР № 596982, кл. Ci 06 К 15/20, 1976.

Авторское свидетельство СССР № 938309, кл. Ci 09 Ci 1/08, 1980. (54) УСТРОЙСТВО ДЛЯ ОТОБРАЖЕНИЯ

ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано для отображения телевизионной и других видов информации. Цель изобретения повышение быстродействия. Устройство содержит блоки памяти, преобразователи кодов, регистры первой и второй групп, распределители импульсов, коммутаторы, мультиплексор, блок индикации, блок управления и синхронизации, три счетчика, сумматоры, 6 ил.

1236541

1О

40

Изобретение относится к вычислительной технике, радиотехнике и технической физике и может быть использовано для отображения телевизионной и других видов информации.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена блок-схема устройства для отображения информации; на фиг. 2 — диаграммы напряжений в различных блоках устройства в режиме записи информации; на фиг. 3 — диаграммы напряжений в различных блоках устройства в режиме считывания информации; на фиг. 4— схема записи отсчетов видеосигнала в блоки памяти в разных периодах повторения видеосигнала; на фиг. 5 — возможная реализация блока индикации; на фиг. 6 — возможная реализация блока управления и синхронизации.

Устройство содержит блоки 1 па мяти, преобразователи 2 кодов, регистр 3 первой группы, регистры 4 второй группы, первый распределитель 5 импульсов, первый коммутатор 6, мультиплексор 7, блок 8 индикации, второй коммутатор 9, блок 10 управления и синхронизации, первый счетчик 11, второй счетчик 12, второй распределитель

13 импульсов, третий счетчик 14, первый сумматор 15, второй сумматор !6, вход 17 видеосигнала устройства, вход 18 синхронизации устройства, вход цифрового видеосигнала

19, тактовые импульсы 20 записи блока 10, импульс 21 начала развертки записи, младшие разряды 22 кода адреса записи, старшие разряды 23 кода адреса записи, импульсы

24 записи кода видеосигнала первого блока

1 памяти, импульсы 25 записи кода адреса первого блока 1 памяти, импульсы 26 записи кода видеосигнала второго блока 1 памяти, импульсы 27 записи кода адреса второго блока 1 памяти, импульсы 28 записи кода видеосигнала N-го блока 1 памяти, импульсы

29 записи кода адреса N-го блока 1 памяти. импульсы 30--32 записи кода видеосигнала в регистры 3 и 4, тактовые импульсы

33 считывания, импульсы 34 начала развертки считывания, младшие разряды 35 кода адреса считывания, старшие разряды 36 кода адреса считывания, цифровой видеосигнал

37 на выходе мультиплексора 7, 1.; — интервал записи в блок памяти, р — — интервал преобразования кода в преобразователе 2 кодов, t«.i — интервал считывания с блока

1 памяти.

Устройство для отобоажения информации работает следующим образом.

Процессом записи либо считывания информации в блоки памяти управляет блок

10 управления и синхронизации. При записи информации по управляющему сигналу на первом выходе блока 10 управления и синхронизации на выход первого 6 и второго 9 коммутаторов проходят коды с их первых информационных входов. Кроме того, этим же сигналом разрешается работа третьего счетчика 14 в режиме счета импульсов.

На вход 17 видеосигнала устройства приходят отсчеты цифрового видеосигнала

19, которые записываются в регистры 3 первой группы поступающими на их управляющие входы импульсами 30 — 32 с первого распределителя 5 импульсов.

Одновременно на адресные входы блоков

1 памяти поступают через первый сумматор

15 и второй коммутатор 9 старшие разряды

23 кода адреса с первого счетчика 11. Эти коды записываются в адресные регистры блоков 1 памяти импульсами 25, 27 и 29 записи кода адреса с второго распределителя 13, на вход которого поступают через сумматор

15 и первый коммутатор 6 младшие разряды 25 кода адреса с первого счетчика 1.

Через время, определяемое быстродействием блоков 1 памяти, после записи кода адреса на выходах блоков 1 памяти появляется код амплитуды отсчета видеосигнала, содержащийся в выбранной ячейке блока 1 памяти. Эти коды поступают на информационные входы регистров 4 второй группы и записываются в них импульсами 30 — 32 с первого распределителя 5 импульсов, на вход которого поступают через первый сумматор 15 младшие разряды 22 кода адреса с первого счетчика 11.

С выходов регистров 3 и 4 первой и второй группы коды отсчетов поступают на первые и вторые входы преобразователей

2 кодов, где производится их суммирование. Преобразованные коды с выходов преобразователей 2 кодов поступают на информационные входы блоков 1 памяти и записывак>тся в них импульсами записи 24—

28, кода видеосигнала с второго распределителя 13 импульсов. Импульсы 24, 26 и 28 записи кода видеосигнала и импульсы 24, 27 и

29 кода адреса следуют со сдвигом во времени друг относительно друга. При этом запись в выбранную ячейку отдельного блока 1 памяти производится сразу после считывания из нее информации без задержки на время выполнения преобразования кодов.

Это происходит за счет того, что в i-й блок

1 памяти записывается код, полученный в результате суммирования отсчета видеосигнала с входа устройства с кодом с (i+t)-го блока 1 памяти, считывание информации с которого производится раньше считывания с i-го блока 1 памяти.

Цикл записи информации в отдельный блок 1 памяти включает лишь время считывания информации с блока 1 памяти и время записи информации в блок 1 по тому же адресу и не включает времени формирования кода t»p. в преобразователе 2 кодов. При этом суммирование кода в преобразователе

2 выполняется одновременно с записью информации и время tiip. почти равно tsan, Отсчет видеосигнала и элемент разрешения экрана блока 8 индикации, ему соответ1236541

3 ствующий, с изменением номера развертки записи меняет свой адрес в блоках 1 памяти.

Это изменение относительно нулевой развертки записи определяется кодом с выхода третьего счетчика 14, который изменяется при приходе каждого импульса 21 начала развертки записи.

После записи нескольких периодов повторения видеосигнала производится считывание кодов с блоков памяти и выдача на вход блока 8 индикации с целью отображения.

При считывании управляющим сигналом с первого выхода блока 10 управления и синхронизации к выходам первого 6 и второго

9 коммутаторов подключаются их вторые входы, связанные со счетчиком 12 развертки считывания через первый 15 и второй 16 сумматоры. Кроме того, этим же сигналом запрещается работа третьего счетчика 14 и íà его выходе сохраняется код, установившийся после прихода последнего импульса начала развертки.

На входы счетчика !2 развертки считывания поступают тактовые импульсы ЗЗ и импульсы 34 начала развертки считывания.

Счетчик 12 формирует коды адреса, старшие разряды 37 которых поступают через второй сумматор 16 и второй коммутатор 9 на адресные входы блоков 1 памяти. Младшие разряды 35 кода адреса через второй сумматор 16 поступают на вход мультиплексора 7 и через первый коммутатор 6 — на второй распределитель 13 импульсов. Импульсами 24, 26 и 28 записи кода адреса с второго распределителя импульсов 13 коды 36 поочередно записываются в регистры кодов адреса блоков 1 памяти. Через интервал времени, определяемый быстродействием блоков 1 памяти, после записи кода адреса на их выходах формируются коды амплитуды отсчетов видеосигнала с выбранных ячеек.

Мультиплексор 7 по кодам 35 поочередно подключает выходы блоков 1 памяти к входу блока 8 индикации. При этом на выходе мультиплексора 7 формируется последовательность кодов амплитуд отсчетов видеосигнала 37, образующих развертку считывания.

Соответствие отсчетов видеосигнала с блоков 1 элементам экрана блока 8 индикации обеспечивается следующим. Третий счетчик 14 во время считывания информации сохраняет значение кода, установившееся после прихода последнего импульса 21 начала развертки записи. В сумматоре 16 этот код вычитается из кода второго счетчика

12, чем компенсируется сдвиг кода адреса, введенный при записи информации.

На фиг. 4 иллюстрируется изменение адреса отсчетов видеосигнала при записи от развертки к развертке. Запись в блоки 1 производится группами из N отсчетов (по одному отсчету в каждый блок). Для первой развертки записи на выходе третьего счетчика 14 код равен нулю, в ячейках блоков 1 также

5 ! о

25 зю

55 содержатся нули и отсчеты видеосигнала отдельной группы заносятся без изменений в одноименные блоки 1 памяти. Первый отсчет в группе из N отсчетов складывается в преобразователе 2 кодов с нулем, считанным с второго блока 1 памяти, и результат записывается в первый блок 1 памяти, второй отсчет складывается с нулем, считанным с третьего блока 1, и результат заносится во второй блок 1,..., N-й отсчет складывается с нулем, считанным с первого блока 1, и результате заносится в N-й блок 1 памяти в соответствии с изменением кодов на входах распределителей 5 и 13. Номер отсчетов (фиг. 4) состоит из двух чисел, где первое— номер отсчета в группе, второе — номер развертки.

Для второй развертки записи на выходе третьего счетчиКа 14 устанавливается код, равный «1». Последний вычитается в сумматоре 15 из кода адреса записи с выхода первого счетчика 1! .

На выходе распределителей 5 и 13 импульсов коды отличаются на единицу по сравнению с кодами для первой развертки, поэтому пришедший отсчет l — -2 видеосигнала группы из N отсчетов записывается в последний регистр 3 первой группы, а в последний в группе регистр 4 второй группы записывается в этот же момент времени отсчет 1 — 1 первой развертки записи, считанный с первого блока 1. Эти отсчеты поступают с выходов N x регистров 3 и 4, на выходы М-го преобразователя 2 кодов и складываются в нем друг с другом. Вслед за этим приходит отсчет 2 — 2 и записывается в первый регистр 3 первой группы импульсом с соответствующего распределителя 5, а в первый регистр 4 второй группы записывается этим же импульсом с второго блока I второй отсчет 2 — первой развертки записи. Эти отсчеты складываются в первом преобразователе 2 кодов Отсчет (N — 2) записывается в (N — 1) -й регистр 3 первой группы, а в (N — 1) -й регистр 4 второй группы записывается в этот же момент времени с N-го блока 1

М-й отсчет первой развертки записи. С выходов (N — 1)-х регистров 3 и 4 они поступят на входы (N — !)-го преобразователя 2 кодов.

К моменту записи N-го отсчета группы из N отсчетов в (Х вЂ” 1) -й регистр 4 на выходе

N-го кодопреобразователя 2 появится суммарный код отсчетов 1 — 1 и 1 — 2 и запишется в N-й блок 1 памяти импульсом 29 записи со второго распределителя 3. К моменту записи отсчета (N+1) — 1) в N-й регистр 4 второй группы с первого блока 1 и отсчета (N+1) — 2 в N-й регистр 3 со входа устройства на выходе первого преобразователя 2 появляется суммарный код отсчетов 2 — и 2 — 2 и записывается в 1-й блок 1 импульсом

24 записи с распределителя 13 и т.д.

Для следующей развертки записи код на выходе счетчика 14 увеличивается на единицу и сумматор 15 вычитает этот код из кода с

36541

12

5 выхода счетчика 11. При этом i-й отсчет записывается в (i — 2)-й блок 1 памяти и т.д.

Таким образом, в блок 1 памяти поступает для записи не отсчет видеосигнала, считанный с этого блока и просуммированный с соответствующим входным, а отсчет с последующего блока 1 памяти, считываемый ранее. При этом на операцию суммирования отсчетов выделяется интервал trip с момента считывания информации с -го блока

1 до окончания считывания ее с (i — 1) -го блока 1, что составляет время, примерно равное сумме времен записи и считывания в отдельный блок 1 памяти.

При считывании отсчетов с блоков 1 памяти с целью отображения в блоке 8 индикации коды адреса считывания формируются счетчиком 12 развертки считывания. В сумматоре 16 из кодов адреса со счетчика 12 вычитается код числа разверток со счетчика 14. Старшие разряды кода с выхода сумматора 16 поступают через коммутатор 9 на адресные входы блоков 1 и определяют адрес ячейки в блоке 1, а младшие поступают на мультиплексор 7 и через коммутатор 6 на вход распределителя 13 импульсов и определяют блок 1 памяти, с которого производится считывание. При этом код адреса ячейки на адресных входах блоков 1 последовательно блок от блока записывается импульсами 25, 27 и 29 в адресные регистры блоков 1, а мультиплексор 7 осуществляет поочередное подключение выходов блоков 4 к входу блока индикации 8.

Для отдельного блока 1 памяти интервал от момента подачи импульса 21, 23,...,25 записи кода адреса до момента подключения выхода блока 1 к входу блока 8 составляет время 1, не меньшее времени, требуемого для появления на выходе блока 1 кода видеосигнала. Частота появления отсчетов видеосигнала на входе блока 8 индикации будет

1 /N, а сами отсчеты появляются в моменты времени, однозначно привязанные к моментам появления синхроимпульсов 33 на выходах блока 10 управления и синхронизации.

Изменением частоты и временного положения синхроимпульсов 33 с блока 0 получают другую скорость смены кодов 35 и 36 на выходе счетчика 12 и, следовательно, другую частоту появления отсчетов на выходе мультиплексора 7.

Преобразователь 2 кодов осуществляет весовое суммирование кодов, поступающих на его первый и второй входы. В простейших случаях преобразователь 2 кодов может быть выполнен в виде последовательного соединения комбинационного сумматора и схемы срезки, которая фиксирует код «а выходе преобразователя кодов на максимальном значении при переполнении сумматора. Поскольку чаще всего от преобразователя кодов требуется осуществить функцию, моделирующую весовое суммирование с насыщением, наиболее целесообразно выполнять его в

55 виде программируемого постоянного запоминающего устройства (ППЗУ), входы которого получаются разделением входных адресных шин ППЗУ на две группы. Для каждого сочетания кодов Xi и Х в ячейку с адресом, соответствующим такому сочетанию, заносится значение выходной функции преобразования. Регистры 3 и 4, первой и второй групп представляют собой обычные регистры для приема параллельного кода.

Первый и второй распределители 5 и 13 импульсов, могут быть выполнены в виде дешифраторов, на адресные входы которых подаются младшие разряды 22 и 35 кода адреса с выхода первого сумматора либо первого коммутатора 6. При этом второй распределитель 13 требует для реализации два параллельно включенных дешифратора на стробирующие входы которых поступают импульсы записи кода адреса и кода видеосигнала с выхода блока 10 управления и синхронизации, выходы которых подключены соответственно к входам импульсов записи кода адреса и импульсов записи кода видеосигнала соответствующих блоков 1 памяти.

Число выходов дешифраторов равно числу бл о ко в 1 и а м яти.

Первый и второй коммутаторы 6 и 9 имеют число выходных шин, равное соответственно числу младших разрядов и числу старших разрядов кода адреса со счетчиков 11 и 12.

Число младших разрядов определяется числом N блоков 1 памяти и равно Iogz/N, а общее число разрядов — числом отсчетов видеосигнала отдельной развертки h и равно loge/N.

В простейшем случае блок 8 индикации может иметь структурную схему, приведенную на фиг. 5. Он включает цифроаналоговый преобразователь (LIAH), вход которого является входом цифрового видеосигнала блока 8, оконечный видеоусилитель, подключенный к модулятору ЭЛТ с длительным послесвечением. На горловине ЭЛТ синхронно с вращением антенны РЛС вращается отклоняющая система (ОС), запитываемая от генератора развертки. Генератор развертки синхронизируется синхроимпульсами, поступающими на вход синхронизации блока 8. В более сложном случае блок индикации может быть выполнен на телевизионной ЭЛТ со среднием послесвечением и включает регенерационный блок памяти для устранения мельканий изображения.

Возможная реализация блока управления и синхронизации приведена на фиг. 6.

Он включает последовательно связанные генератор тактовых импульсов (ГТИ), счетчик, программируемое постоянное запоминающее устройство (ППЗУ).

Работа ГТИ и счетчика синхронизируется импульсами 21 начала развертки записи с входа 18 синхронизации устройства.

Выход ГТИ является вторым выходом бло-. ка 10, выходы ППЗУ вЂ” первым, третьим, 123654! четвертым и пятым выходами. В ППЗУ при изготовлении устройства записываются временные положения импульсов, требуемых на выходах блока 10. Они появляются на выходах ППЗУ при последовательной схеме ходов на выходе счетчика, на вход которого поступают тактовые импульсы 20. ГТИ может быть выполнен по любой известной схеме генераторов импульсов, в частности на цифровых ИС.

Счетчики развертки записи 11, развертки 10 считывания 12 и числа разверток записи 14 могут быть также выполнены на ИС двоичного счетчика. Число разрядов счетчиков

11 и 12 определяется числом отсчетов видеосигнала в развертке дальности, счетчика 14— числом накапливаемых разверток. Сумматоры 15 и 16 представляют собой обычные цифровые комбинационные сумматоры.

Применение в качестве преобразователей

2 кодов ППЗУ обеспечивает высокое быстродействие выполнения операций суммирования кодов, поскольку задержка распространения сигнала в ППЗУ примерно равна задержке одного вентиля. Это позволяет обеспечить работу устройства при частоте тактовых импульсов и частоте дискретизации 25 видеосигнала, близкой к максимальной рабочей частоте элементов, используемых в блоках.

Формула изобретения

Устройство для отображения информации, содержащее блоки памяти, информационные входы которых соединены с входами преобразователей кодов, входы которых подключены к выходам соответствующих регистров первой и второй групп, информационные входы регистров первой группы являются входом видеосигнала устройства, управляющие входы регистров обеих групп соединены с соответствующими выходами первого распределителя импульсов. мультиплексор, выход которого соединен с входом видеосигнала блока индикации, информационные входы мультиплексора подключены к выходам блоков памяти, адресные входы которых подключены к выходам второго коммутатора, управляющий вход которого соединен с управляющим входом первого коммутатора и первым выходом блока управления и синхронизации, вход которого является входом синхронизации устройства и соединен с первым входом первого счетчика, второй вход которого соединен с вторым входом блока управления и синхронизации, третий и четвертый выходы блока управления и синхронизации подключены к соответствующим входам второго счетчика и к входам синхронизации блока индикации, выходы группы— к входам группы второго распределителя импульсов, вход которого соединен с выходом первого коммутатора, а выходы — с входами управления блоков памяти, отличаюи ееся тем, что, с целью повышения быстродействия устройства, оно содержит сумматоры и третий счетчик, первый и второй входы которого подключены к входу и первому выходу блока управления и синхронизации, а выход — к входам сумматоров, входы группы которых подключены соответственно к выходам первого и второго счетчиков, выход первого сумматора подключен к входу первого распределителя импульсов и первому входу первого коммутатора, выход второго сумматора соединен с управляющим входом мультиплексора и вторым входом первого коммутатора, выход каждого блока памяти, кроме первого, соединен с информационным входом соответствующего регистра, кроме последнего, второй группы, выход первого блока памяти соединен с информационным входом последнего регистра второй группы, выходы группы сумматоров подключены к входам первой и второй групп второго коммутатора.

123654!

1236541

tee

1-я роз8ерл/йУ Л7/7 /СЫ с-я раИерл

МГ Л7/7М 7/

1236541 л7лою Л

Редактор А. Сабо

Заказ 3013/55

Составитель Л. Семина

Техред И. Верес Корректор О. Луговая

Тираж 455 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4