Аналоговое запоминающее устройство

 

Изобретение относится к вычислительной и контрольно-измерительной технике Цель изобретения - повышение быстродействия аналогового запоминающего устройства . Устройство содержит коммутатор, первую и вторую ячейки памяти соответственно с инвертированием и без инвертирования выходного напряжения, три резистора и операционный усилитель (ОУ). В режиме выборки первая ячейка памяти повторяет входное напряжение устройства, инвертируя его знак, а вторая ячейка памяти, включенная в цепь отрицательной обратной связи ОУ, запоминает напряжение ошибки, вносимой первой ячейкой памяти и ОУ. В режиме хранения погрешности активных элементов в составе ячеек памяти и ОУ компенсируются. В отличие от известных устройств с запоминанием вход ного напряжения и напряжения ошибки на соответствующих ячейках памяти предлагаемое устройство характеризуется более высоким быстродействием, поскольку в нем ОУ в режиме выборки отслеживает напряжение ошибки, амплитуда и скорость изменения которой значительно меньше соответствующих параметров входного напряжения. 1 ил. сл N5 СА:) 05 ел С71 ot

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1236556 д11 4 G 11 С 27/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /" .

М А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 3348063/24-24 (22) 26.10.81 (46) 07.06.86. Бюл. № 21 (71) Белорусский ордена Трудового Красного Знамени государственный университет им. В. И. Ленина (72) В. М. Чумак (53) 681.327.66(088.8) (56) Авторское свидетельство СССР № 858114, кл. G !1 С 27/00, 1979.

Авторское свидетельство СССР № 881868, кл. G 11 С 27/00, 1980. (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной и контрольно-измерительной технике

Цель изобретения — повышение быстродействия аналогового запоминающего устройства. Устройство содержит коммутатор, первую и вторую ячейки памяти соответственно с инвертированием и без инвертирования выходного напряжения, три резистора и операционный усилитель (ОУ). В режиме выборки первая ячейка памяти повторяет входное напряжение устройства, инвертируя его знак, а вторая ячейка памяти, включенная в цепь отрицательной обратной связи ОУ, запоминает напряжение ошибки, вносимой первой ячейкой памяти и ОУ. В режиме хранения погрешности активных элементов в составе ячеек памяти и ОУ компенсируются. В отличие от известных устройств с запоминанием вход ного напряжения и напряжения ошибки на соответствующих ячейках памяти предлагаемое устройство характеризуется более высоким быстродействием, поскольку в нем ОУ в режиме выборки отслеживает напряжение ошибки, амплитуда и скорость изменения которой значительно меньше соответствующих параметров входного напряжения. 1 ил.

1236556

Составитель Н. бонкарев

Редактор М. Бланар Техред И. Верес Корректор С. Черни

Заказ 30! 4/55 Тираж 543 Г!одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Изобретение относится к аналоговой технике и может быть использовано для запоминания выборочных значений аналогового сигнала.

Цель изобретения — повышение быстродействия аналогового устройства.

На чертеже приведена функциональная схема устройства.

Аналоговое запоминающее устройство содержит коммутатор 1, ячейки 2 и 3 соответственно с инвертированием и без инвертирования выходного напряжения, три согласующих элемента на резисторах 4 — 6 и операционный усилитель 7.

Аналоговое запоминающее устройство работает следующим образом.

В режиме выборки коммутатор 1 соединяет вход устройства с выводом резистора 5, причем ячейки 2 и 3 памяти имеют замкнутое состояние ключей и работак)т в режиме слежения. При этом напряжение на выходе ячейки 2 памяти повторяет входное напряжение устройства, но с обратным знаком, а ячейка 3 памяти, включенная в цепь отрицательной обратной связи операционного усилителя 7, отслеживает сумму входного напряжения устройства и выходного напряжения ячейки 2 памяти т. е. погрешность инвертирования входного напряжения у ячейки 2 памяти с учетом ошибки суммирования, вносимой операционным усилителем 7. При переходе в режим хранения ячейки 2 и 3 памяти запоминают соответственно проинвертированное входное напряжение и суммарную погрешность активных элементов устройства, приведенную к выходу операционного усилителя 7, а коммутатор 1 соединяет вывод резистора 5 с выходом устройства. При этом на выходе операционного усилителя 7 устанавливается входное напряжение устройства в момент перехода из режима выборки в режим хранения, причем погрешности, вносимые активными элементами (повторителями напряжения в составе ячеек 2 и 3 памяти и операционным усилителем 7), подавляются.

В предлагаемом устройстве целесообразно использовать наиболее быстродействуюгцие повторители напряжения в составе ячеек

2 и 3 памяти, выполненные по разомкнутой схеме, поскольку довольно значительные погрешности таких повторителей в устройстве компенсируются. В отличие от известных устройств с запоминанием входного напряжения и напряжения ошибки на соответствующих ячейках памяти предлагаемое устройство характеризуется более высоким быстродействием, поскольку операционный усилитель 7 в этом устройстве в режиме выборки отслеживает напряжение ошибки, амплитуда и скорость изменения которой значительно меньше соответствующих параметров входного напряжения. Следовательно, по отношению к известным устройствам, операционный усилитель которых в режиме выборки отслеживает входное напряжение, предлагаемое устройство позволяет запоминать более

20 быстро меняющиеся входные сигналы, скорость изменения которых превышает максимальную скорость нарастания операционного усилителя.

Формула изобретения

Аналоговое запоминающее устройство, содержащее первую и вторую ячейки памяти, операционный усилитель, выход которого является выходом устройства и соединен с входом второй ячейки памяти и первым входом коммутатора, второй вход которого является входом устройства, отличающееся тем что, с целью повышения быстродействия устройства, в него введены первый, второй и третий согласующие элементы на первом, втором и третьем резисторах, одни выводы которых соединены с инвертирующим входом операционного усилителя, неинвертирующий вход которого соединен с шиной нулевого потенциала, другие выводы первого, второго и третьего резисторов соединены соответственно с выходом первой ячейки памяти, с вы40 ходом коммутатора и с выходом второй ячейки памяти, вход первой ячейки памяти соединен с первым входом коммутатора.