Устройство для контроля условных переходов микропроцессора

 

Изобретение относится к области микропроцессорной техники и может быть использовано при построении средств контроля микропроцессоров. Целью изобретения является повышение оперативности контроля. Устройство содержит комбинационный преобразователь кода адреса команды в код типа условного перехода, блок анализа, блок суммирования, буферный регистр операнда , буферный регистр адреса, счетчик , четыре триггера, два дешифратора , группу элементов И, коммутатор, четыре элемента И, элемент ИЛИ. 4 ил., 2 табл. (О (Л ю 00 00 о О )

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

2 8076 А1 (19) (11) (51) 4

ОПИСАНИЕ ИЗОБРЕТ

Н ДВТОРСНОМЪ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3814028/24-24 (22) 19. 11,84 (46) 15.06.86. Бюл. )) - 22 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е, Баженов, К. Г, Карнаух, В.Б. Самарский, Г.Н. Тимонькин, С.Н. Ткаченко, В.В. Топорков и В.С. Харченко (53) 681 ° 325(088.8) (56) Авторское свидетельство СССР

Ф 705452, кл. С 06 F 15/00, 1979.

Авторское свидетельство СССР

Р 765809, кл. С 06 F 15/00, 1980.

Коффрон Дж. Технические средства микропроцессорных систем.-И,: Мир, 1983.. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УСЛОВНЫХ ПЕРЕХОДОВ МИКРОПРОЦЕССОРА (57) Изобретение относится к области микропроцессорной техникии может быть использовано при построении средств контроля микропроцессоров. Целью изобретения является повышение оперативности контроля. Устройство содержит комбинационный преобразователь кода адреса команды в код типа условного перехода, блок анализа, блок суммирования, буферный регистр операнда, буферный регистр адреса, счетчик, четыре триггера, два дешифратора, группу элементов И, коммутатор, четыре элемента И, элемент ИЛИ. 4 ил., ®

2 табл.

38076

15 цикле.

30

40

На.фиг. 4 обозначены: а — вход 30 синхронизации устройства; б — вход 27 записи устройства; в — вход 28 режима устройства, г — единичный выход второго триггера 9, д — выход счетчика 6, ж — первый выход 24 первого дешифратора 11, з — второй выход первого дешифратора 11.

Алгоритм функционирования устройства для контроля условных переходов микропроцессора заключается в следующем.

1 12

Изобретение относится к микропроцессорной технике и может быть использовано при построении средств контроля микропроцессоров.

Цель изобретения — повышение опе".ративности контроля.

На фиг. 1 представлена функциональная схема устройства для контроля условных переходов микропроцессора; на фиг. 2 — то же, блока анализа; . на фиг, 3 — то же, блока суммирования; на фиг. А — временная диаграмма работы устройства.

Устройство для контроля условных переходов микропроцессора содержит комбинационный. преобразователь 1 кода адреса команды-в код типа условно го.перехода, блок 2 анализа,.-блок 3 суммирования, буферный регистр 4 операнда, буферный регистр 5 адреса, счетчик 6, третий триггер 7, первый триггер 8, второй триггер 9, четвертый триггер 10, первый дешифратор 11, группу 12 элементов И, коммутатор 13, второй элемент И 14, элемент ИЛИ 15, первый элемент И 16, четвертый элемент И 17, третий элемент И 18, riepвый 19, второй 20 и третий 21 выходы комбинационного преобразователя 1 кода адреса команды в код типа условного перехода, первый 22 и второй 23 выходы блока 2 анализа, первый 24 и второй 25 выходы первого дешифратора

11, вход 26 адреса устройства, вход

27 записи устройства, вход 28 режима устройства, вход 29.данных устройст ва, вход синхронизации. 30 устройства, выход 31 отказа устройства, схему 32 сравнения, сумматор 33 по модулю два, первый,34 и второй 35 коммутаторы, элемент ИЛИ 36, элемент НЕ 37, комбинационный преобразователь 38 прямого хода адреса в дополнительный, ком.бинационный сумматор 39, второй де. шифратор 40.

Отличительной особенностью выполнения команд условного перехода является переменное число циклов выполнения команд. При выполнении проверяемого условия число циклон выполнения команды равно 10, в противном случае—

4. В соответствии с этим, при выполнении условия проверки, внутренний счетчик адреса микропроцессора формирует такую последовательность адресов, в которой каждый последующий адрес отличается от предыдущего на единицу. В том случае, если проверяемое условие не выполняется, то после реализации первого цикла выполнения команды условного перехода на шине адреса будет выставлен такой код адреса, значение которого отличается на

3 от значения кода адреса в первом

Перед выполнением каждой команды условного перехода микропроцессор реализует соответствующую сервисную программу. В результате ее реализации на выходах блока анализа будет сформирована одна из следующих кодовых комбинаций. 01 — если условие выполняется., К = 10, — если условие не выполняется.

После реализации последней команды сервисной программы выполняется собственно команда условного перехода.

При этом производится счет числа реализованных циклов. После реализации первого цикла выполнения команды условного перехода в следующем цикле производится определение разности значений кодов адресов, формируемых микропроцессором в этих циклах. Значение этой разности может быть равно

1 или 3. Это обусловливает формирование на выходах блока суммирования следующих кодов: 10, — если разность равна 1, 01, — если разность равна 3.

Наличие кода К = 10 н кода Д = 01 или кода К = 01 и кода Д = 10 свидетельствует о неправильном выполнении микропроцессором команды условного перехода. Комбинационный преобразователь 1 кода адреса команды в код типа условного перехода предназначен для формирования кода типа условного перехода и сигналов начала и конца реализации сервисной программы. з !238076

Алгоритм функционирования комбина- пе ционного преобразователя 1 кода адре- су са команды в код типа условного пере- ни хода описан в табл. 1. ад рехода логического условия; блок 3 ммирования — для определения значея разности между значениями кодов реса, формируемых микропроцессором во втором и первом циклах выполнения команды условного перехода; буферный регистр 4 операнда — для хранения кода операнда, засыпаемого в микропроцессор в первой команде сервисной программы; буферный регистр 5 адреса— для хранения кода адреса, формируемо-. го микропроцессором в первом цикле выполнения команды условного перехода; счетчик 6 — для подсчета числа реализованных циклов выполнения команды условного перехода; третий триггер 7 — для фиксации факта перехода микропроцессора к реализации последней команды сервисной программы; первый триггер 8 - для фиксации факта перехода микропроцессора к реализации первой команды сервисной программы; второй триггер 9 — для

Таблица 1

Выход

Вход

19 20 21

00!8

1 0001 . 0 0000

1 0010

0 0000

001Д

0111

0115

011А

1 0011

O»F

0 0000

1 0100

0 0000 . фиксации факта перехода микропроцес» сора к реализации команды условного перехода; четвертый триггер 10 — для

02 tA фиксации факта наличия сбоя (отказа) в работе микропроцессора при выполнении команд условных переходов; первый дешифратор 11 — для определения номера цикла реализации команды условного перехода; группа 12 элементов И— для передачи кода контрольного операнда, выводимого микропроцессором при выполнении последней команды сервисной программы; коммутатор 13—

021F

1 0101

0 0000

ОА1А

ОА22

8991

1 0110

0 0000 35

1 0111

0 .0000

8999: для передачи сигнала сбоя (отказа) микропроцессора при выполнении команд условных переходов; второй элемент

И 14 — для формирования сигнала перехода микропроцессора к реализации последней команды сервисной программы; элемент ИЛИ 15 — для передачи сигна0

FFiO

FF11

FFAA 1 tooo

0 0000

FFAB ла управления записью информации в регистр 4 при выполнении первой команды сервисной программы; первый элемент

50

Коды адресов первой и последней команд сервисной программы представлены в табл. 1 соответствия в шестнадцатиричной системе счисления. Код

0001 типа условного перехода соответствует команде условного перехода IZ код 0010 — INZ, код 0011 — IC код

0100 — INC, код. 0101 -IPE, код 0110—

IP0, код 011! — IN, код 1000 -IP.

Блок 2 анализа предназначен для определения значения соответствующего проверяемого в команде условного

И 16 — для формирования сигнала. перехода микропроцессора к реализации первой команды сервисной программы; четвертый элемент И 17 — для формирования сигнала окончания цикла контроля правильности выполнения команд условных переходов; третий элемент

И 18 — для формирования сигналов счета числа реализованных циклов при выполнении команд условных переходов, Вход 26 устройства является адресным и подключается к шине адреса мик1238076 ропроцессора серии К580 или INTEL

8080 А, вход 29 устройства — входом данных устройства и подключается к шине данных-микропроцессора той же серии; вход 27 записи устройства соединяется с выходом записи (ЙК) микропроцессора той же серии. Вход 28

penna устройства соединен с выходом режима ввода с шины данных (DBIN) мик-10 ропроцессора той же серии вход 30 синхронизации устройства — с выходом сигнала синхронизации (SmC) микропроцессора той же серии.

В устройстве контроль условных пе- 15 реходов выполняется следующим образом.

Перед реализацией .любой команды условного перехода микропроцессор вы- о полняет сервисную программу, предназначенную для определения соответствующего логического условия. Сигналом перехода микропроцессора к выполнению сервисной программы служит появление единичного сигнала на втором выходе

20 комбинационного преобразователя 1 и появление кода типа условного перехода на третьем выходе 21 комбинационного преобразователя 1. При выполнении первой команды сервисной программы микропроцессор осуществляет ввод контрольного операнда в один из своих внутренних регистров. Код этого операнда записывается в регистр 4. С

35 целью определения значения соответствующего логического условия в последней команде сервисной программы осуществляется вывод .содержимого регистра аккумулятора микропроцессора во внешнюю память. При этом код этого операнда поступает на соответствующий информационный вход блока 2 анализа.

На его второй информационный вход поступает код .того операнда, который

45 вводится в микропроцессор по первой команде. На управляюп1ий вход блока 2 анализа поступает код типа условного перехода. После выполнения последней команды сервисной программы .триггер 9 фиксирует момент начала выполнения

50 команды условного перехода. В блоке 2 анализа осуществляется определение значения соответствующего логического условия. При этом íà его выходах .будет сформирована комбинация K = 10если значение логического условйя равно О, и комбинация К = 01 — в противном случае. После того, как будет зафиксирован момент выполнения команды условного перехода, счетчик

6 начинает счет числа реализованных циклов команды условного перехода.

После выполнения первого цикла команды условного перехода на выходе 24 первого дешифратора будет сформирован единичный сигнал. В результате чего ,код адреса, сформированный в первом цикле выполнения команды условного перехода, будет записан в регистр 5.

При выполнении второго цикла команды условного перехода сигнал будет сформирован на выходе 25 первого дешифратора 11. В результате чего триггер .9 будет установлен в исходное состояние и код адреса, сформированный во втором цикле команды условного перехода, поступит на соответствующий вход блока 3. При единичном значении проверяемого логического условия должно выполняться условие где А — значение адреса во втором цикле команды;

А — значение адреса в первом цикле команды.

При отрицательном значении проверяемого логического условия должно выполняться условие

Наличие комбинаций К,2 Д или K R Д, свидетельствует о неправильном функционировании микропроцессора при выполнении команды условного перехода.

В этом случае триггер 10 будет переведен в единичное состояние и сформируется сигнал отказа. В случае правильности функционирования микропроцессора работа устройства будет продолжена..

Блок 2 анализа определяет значение соответствующего логического условия следующим образом.

При равенстве операндов посылаемого .в микропроцессор и поступающего на второй вход схемы 32 сравнения и выводимого из микропроцессора и поступающего на первый вход схемы 32 на ее третьем выходе сформируется единичный сигнал. Этот сигнал свидетельствует о том, что содержимое внутреннего регистра-аккумулятора микропроцессора равно нулю, и что соответствующий разряд регистра установлен в

1238076

"1". Следовательно, при выполнении команды условного перехода типа IZ,о чем говорит единичное значение сигнала на первом управляющем входе второ-. 5 го коммутатора 35, íà его выходе будет сформирован единичный сигнал. На выходах 22 и 23 блока 2 будет уста.— новлена комбинация К = 01.. Если выполняется команда условного перехода 10 типа INZ то на выходах 22 и 23 блока

2 будет сформирована комбинация К

10.

При определении значения триггера переноса регистра признаков микропро- 15 цессора при единичном его значении на втором выходе схемы 32 будет сфорМирован единичный сигнал. При нулевом

его значении единичный сигнал будет сформирован на первом выходе схемы 32,20

При выполнении команды условного перехода типа IC и при выполнении условия единичного значения триггера переноса регистра .признаков микропроцессора, о чем свидетельствует единич- 25 ный сигнал на втором управляющем входе второго коммутатора 35, на выходах

22 и 23 блока 2 анализа будет сформирован код К = 01.

При выполнении команды INC и при выполнении условия отрицательного значения проверяемого логического условия на выходах 22 и 23 блока 2 анализа будет сформирован код К< 10.

При проверке значения разряда ре35 гистра признаков, определяемого знаком содержимого регистра-аккумулятора микропроцессора при положительном знаке, на втором выходе схемы 32 будет сформирован единичный сигнал.

При отрицательном знаке на первом выходе схемы 32 будет сформирован единичный сигнал. При выполнении команды условного перехода типа IPF. и при условии единичного сигнала на вто45 ром выходе схемы 32 на выходах 22 и.

23 блока 2 анализа будет сформирован код К = 01. При выполнении команды

IPO и при условии единичного сигнала на первом выходе схемы 32 на выходах 22 и 23 блок 2 анализа будет

50 сформирован код К1 = 10.

При проверке на четность содержимого регистра-аккумулятора микропроцессора в случае положительного исхода проверки на выходе схемы 33 будет сформирован нулевой сигнал. В случае выполнения команды условного перехода типа IH 4 нулевого сигнала на выходе, схемы 33 на выходах 22 и 23 блока 2 анализа будет сформирован код К = 01. В случае выполнения команды типа IP и единичного сигнала на выходе схемы 33 на выходах 22 и

23 блока 2 анализа будет сформирован код К = 10.

В блоке 3 суммирования осуществляется определение разности Д. =/А /- А,/ следующим образом, Комбинационный преобразователь 38 прямого кода адреса в дополнительный код преобразует прямой код адреса выставленного на шине адреса микропроцессора в первом цикле выполнения команды условного перехода.

Алгоритмы функционирования комбинационного преобразователя 38 описаны в следующей табл. 2 соответствия.

Таблица 2

Вход

Выход

1000 IO 10 01 01 0010 0111010110101110

1000 О! 01 00 00 1111 0111101011110001

1111100001101010 0000011110010110

011010010111100 1001010101000100

В сумматоре 39 определяется значение разности Д /А,/ -/А,(. При значении Д Д, = 1 на первом выходе второго дешифратора 40 будет сформирован единичный сигнал. При значении Д

= Д 3 на втором выходе второго дешифратора 40 будет сформирован еди-, ничный сигнал.

Устройство для контроля условных переходов работает следующим обрдзом.

В исходном состоянии все элементы памяти находятся в нулевом состоянии (цепи установки в "О" элементов памяти в исходное состоянии условно не показаны).

Перед реализацией команды условного перехода контролируемый микро: процессор переходит к выполнению соответствующей сервисной программы, При появлении на входе 26 устройства кода адреса первой команды соответствующей сервисной программы на выходе.1238076

20 преобразователя 1 будет установлен единичный сигнал, свидетельствующий о выполнении первой команды сервисной программы, а на его выходе 21 будет установлен код типа команды условного перехода. При появлении единичного сигнала DBIN, который выс.тавляется микропроцессором на входе

28 устройства, в первом цикле выпол- 1р нения первой команды сервисной программы триггер 8 будет установлен в единичное состояние. Во втором. цикле выполнения команды, когда в микропроцессор вводится контрольный операнд, 15 по появлению такого же сигнала ЭВНГ па входе 28 устройства на выходе эле-. мента И 16 будет установлен единичный сигнал, который поступит через элемент ИЛИ 15 а вход синхронизации регистра 4. По заднему фронту этого сигнала код контрольного операнда, посылаемого в микропроцессор, будет записан в регистр 4. При выполнении последней команды сервисной програм- 25 мы после выставления на шине адреса кода адреса последней команды и поступлении этого кода »а вход 26 устройства на выходе 19 преобразователя будет установлен единичный сигнал. 5р При вь|полпении первого цикла этой ко манды при поступлении единичного сигнала DHIN «a вход 28 устройства триггер 7 будет установлен в единичное состояние. Во втором цикле вы35 полнения последней команды сервисной программы при появлении единичного сигнала ГК на входе 27 устройства единичный сигнал с выхода элемента

И 14 поступит на управляющий вход

40 блока 12 элементов И. Код операнда, выводимого иикропропессором, поступит с входа 29 устройства через открытый блок 12 элементов И на первый информационный вход блока 2 анализа, 45

Кроме того, при этом триггер 9 переходит в единичное состояние и откры- вает элемент И 18, Следущая команда, которую выполняет микропроцессор, является командой условного перехода.

В первом цикле ее выполнения единич50 ный сигнал SYNC поступает на вход 30 устройства и на второй вход элемента . И 18. Гдиничный сигнал с выхода эле- мента И 18 поступает на счетный вход счетчика 6 и формирует в нем код 01. .При этом на выходе 24 псрвого дешифратора 11 будет установлен единичный сигнал, который поступит на вход син- хронизации регистра 5. В регистр 5 будет записан код адерса первого байта команды условного перехода. Во втором цикле выполнения команды условного перехода в счетчик 6 по единичному сигнапу SYNC на входе 30 уст ройства будет установлен код 10. В результате этого на выходе 2э первого дешифратора 11 будет установлен единичный сигнал, который поступит на второй вход элемента И 17, на первый и второй управляющие входы коммутатора 13 и установит триггер 9 в исходное состояние. На выходах 22 и 23 блока,2 в зависимости от результатов анализа будет установлен код К = 10 или К = 01. На выходах второго денп фратора 40 в зависимости от результата определения разности Д, будет выставлен код d1 = 10 или d = 01.

При условии выставления кодов К„ g,с1 или К K cl на выходе коммутатора 13 будет установлен едчничный сигнал.

При поступлении очередного единичного сигнала SYNC на вход 30 устройства счетчик 6 перейдет в исходное . (нулевое) состояние, а триггер 10 перейдет г единичное состояние. При отсутствии сбоя (отказа) триггер 10 не изменит своего состояния и работа устройства будет продолжена.

Формула изобретения

Устройство для контроля условных переходов микропроцессора, содержащее счетчик, первый, второй и третий триггеры, первый, второй, третий и четвертый элементы И и эпемент ИЛИ, причем единичный выход первого триггера соединен с первым входом .первого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход второго элемента И соединен с

S-входом второго триггера, единичный выход которого соединен с первым входом третьего элемента И, о т л и— ч а ю щ е е с я тем, что, с целью повьннения оператиВности контроля, устройство дополнительно содержит комбинационньп преобразователь кода адреса команды в код типа условного перехода, блок ачализа, блок суммирования, буферный. регистр операнда, буферный регистр адреса, коммутатор, четвертый триггер, группу элементов

И, первый и второй дешифраторы, при1238076

12 чем первыи выход комбинационного пре- татора соответственно, выход третьеобразователя кода адреса команды в го элемента И соединен со счетным код типа условного перехода соединен входом счетчика, выход которого соес D-вх ом

-Bx0poM третьего триггера, единич- 5 динен с входом первого дешифратора, ный выход которого соединен с первым первый выход первого дешифратора соевходом второго элемента И, выход вто- динен с входом. синхронизации буфернорого элемента И соединен с управляю- го регистра адреса, второй выход перщими входами элементов И группы, с вого дешифратора соединен с вторым первым и с вторым информационными 1р входом четвертого элемента И, R-вховходами коммутатора, выходы элементов дом второго триггера и первым и втоИ группы соединены с первым информа- рым управляющими входами коммутато а ци ным входом блока анализа, второй выход коммутатора соединен с D-вхоон ор выход комбинационного преобразова- дом четвертого триггера, единичный теля кода адреса команды в код типа 15 выход которого соединен с выходом условного перехода соединен с D-вхо- отказа устройства, выход четвертого элемента И соединен с.входом сброса комбинационного преобразователя кода счетчика, выход элемента .ИЛИ соединен адреса команды в код типа условного с входом синхронизации буферного реперехода соединен с управляющим в: о- о гистра операнда, причем блок анализа дом блока анализа, первый выход кото- содержит схему сравнения, сумматор рого соединен с третьим информацион- по модулю два, два коммутатора, эленым входом коммутатора, выход буфер- мент ИЛИ и элемент НЕ, причем первый ного регистра операнда соединен с информационный вход блока анализа совторым информационным входом блока р5 единен с первым входом схемы сравнеанализа, второи. выход которого соеди- ния и входом сумматора по модулю два, нен с четвертым информационным вхо- второй информационный вход блока анадом коммутатора, вход записи устрой- лиза соединен с вторым входом схемы ства соединен с вторыми входами, эле- сравнения выхо "Eo од ольше которои мента ИЛИ и вто oro э е р элемента И, вход Зо соединен с первым входом элемента режима устройства сое инен д нен с С-входа- ИЛИ, первым и вторым информационными ми первого и третьего триггеров и входами первого коммутатора выхо

У д вторым входом первого элемента И, "Иеньше" схемы сравнения соединен с вход синхронизации устройства соеди- вторым входом элемента ИЛИ и первым

35 нен с первым входом четвертого эле- и вторым информационными входами вт— омента И, вторым входом третьего эле- рого коммутат ора, выход Равно схе1 мента И и с С-входом четвертого. триг- мы сравнения соединен с третьим ингера, вход данных устройства соединен формационным входом второго коммутас информационными входами буферного тора выход сумма э мматора по модулю два регистра операнда и элементов И груп- „ соединен с третьим информационным тора и через пы, вход адреса устройства соединен входом первого коммутатора и е с входом комбинационного преобразова- элемент НЕ с четве четвертым информационтеля кода адреса команды в код типа ным входом второго коммутатора, выусловного перехода, информационным ход элемента ИЛИ соединен с четвервходом буферного регистра адреса и тым информационным входом первого первым информационным входом блока коммутатора перв ",, ий рвыи, второи, третий суммирования, выход буферного регист- и четвертьй в

ый входы. первого и второго ра адреса соединен с вторым информа- коммутаторов соединены с управляющим ционным входом блока суммирования

t входом бл ка ом лока анализа, выход первого выход которого соединен с входом вто- коммутато а с

50 тора соединен с первым выхорого дешифратора, первый и второй вы- дом блока анал ализа, выход второго ком ходы которого соединены с пятым и мутатора соедине инен с вторым выходом шестым информационными входами комму- блока анализа.

1238076

1238076

1 1

Составитель Д. Ванюхин

Техред Л.Сердюкова Корректор Г. Решетник

Редактор М. Товтин

Заказ 3293/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4