Устройство преобразования амплитуды одиночного импульса

 

Изобретение относится к технике преобразования аналоговых величин в цифровые и может быть использовано в радиотехнических и контрольно-измерительных системах. Изобретение позволяет повысить быстродействие устройства без снижения точности пре-г образования, основным в устройстве является узел, состоящий из четьфех . вычитателей 3.1 - 3.4, четырех нульорганов 4.1 - 4.4, трех логических элементов ЗАПРЕТ 8,1 - 8.3 и блока 5 ключей, вычитателями осуществляется одновременное получение четырех разностных сигналов между входным уровнем и четырьмя уровнями делителя 13 напряжения, составляющими в первом цикле 3/4 и„, 1/2 U, 1/4 и„ и О (где U(, - напряжения образцового источника). Нуль-органами определяется знак разностных сигналов.Для случая положительной разности, когда входной уровень превышает уровень делителя, на выходе соответствующего нуль-органа формируется импульс на время действия входного сигнала.При превьшении входным уровнем уровня 3/4 и„ сигналом с нуль-органа 4.1 включается ключ 5.1 и через логический элемент ИЛИ 7 производится запись 1 в соответствующий триггер регистра 9. Логические элементы ЗАПРЕТ служат для формирования сигналов (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

PECflYSЛИН (19) <П>

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 37 72185/24-24 (22) 23.07.84 (46) 30.06.86. Бюл. и 24 (72) В.В.Ромадин (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 1007039, кл. С 01 R 19/04, 1982.

Авторское свидетельство СССР

91026299s кл. Н 03 К 13/175, 1982. (54) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ АИПЛИТУДЫ ОДИНОЧНОГО ИМПУЛЬСА (57) Изобретение относится к технике преобразования аналоговых величин в цифровые и может быть использовано в радиотехнических и контрольно-измерительных системах. Изобретение позволяет повысить быстродействие устройства беэ снижения точности пре-. образования, основным в устройстве является узел, состоящий из четырех . вычитателей 3. 1 — 3.4, четырех куль-т. (д1) 4 G 01 R 19/04 Н 03 K 13/175 органов 4.1 — 4.4, трех логических элементов ЗАПРЕТ 8,1 — 8.3 и блока

5 ключей, вычитателями осуществляется одновременное получение четырех разностных сигналов между входным уровнем и четырьмя уровнями делителя 13 напряжения, составляющими в первом цикле 3/4 U 1/2 U, 1/4 U и 0 (где U — напряжения образцового источника). Нуль-органами определяется знак раэностных сигналов.Для случая положительной разности, когда входной уровень превьппает уровень . делителя, на выходе соответствующего нуль-органа формируется импульс на время действия входного сигнала. При превьппении входным уровнем уровня

3/4 U сигналом с нуль-органа 4. 1 включается ключ 5. 1 и через логический элемент ИЛИ 7 производится запись "1" в соответствующий триггер регистра 9. Логические элементы 3AII-

PET служат для формирования сигналов

1241 управления ключами в блоке 5. Кроме того, управляющим сигналом с элемента ЗАПРЕТ 8.1 производится запись

"1" в нечетные триггеры регистра 9 и сигналом с элемента ЗАПРЕТ 8.2 через логический элемент ИЛИ 7 в

134 четные триггеры регистра 9. Работа узла в целом заключается в получении наименьшей положительной разности на входе линии задержки и записи в регистр 9 одновременно двух разрядов кода. 1 ил.

4 .,; <.

Изобретение относится к технике преобразс»вания аналоговых величин в цифровые и может быть использовано в радиотехнических, контрольно-измерительных и информационных системах различного назначения.

Цель изобретения — повышение быстродействия устройства без снижения точности преобразования.

На чертеже представлена функцио- 1б нальная схема предлагаемого устрой ства.

Устройство содержит входную шину

1» переключатель 2, вычитатели 3.1

3.4, нуль-органы 4.1 †. 4.5, блок 5 15 ключей, линию 6 задержки, элемент

ИЛИ 7, элементы ЗАПРЕТ 8.1 — 8.3, регистр 9 памяти, блок 10 управления, выполненный на регистре сдвига, источник 11 регулируемого опорного нап- 20 ряжения и делитель 12 напряжения.

Устройство работает следующим образом.

После воздействия сигнала по ши»» не "Исходно происходит сброс всех 25 триггеров регистра 9 в состояние "0" и установка регистра 10 сдвига в состояние, при котором на его первом выходе. присутствует "1", соответствукицая высокому уровню напряжения, à 30 на остальных — "0". Сигналом с первого выхода регистра сдвигу переключатель 2 устанавливается в положение, при котором входная клемма 1 соединена с первыми входами вычитателей 3.13.4, а также замыкается соответствующий ключ источника 11,,обеспечивая тем самым подключение первого эталонного напряжения к делителю 12. Поскольку делитель состоит из трех равных по величине сопротивлений 13.113.3, а величина первого эталонного уровня соответствует 3/4 от полного диапазо*а входного напряжения UII то к вторым входам вьгчитателей 3.1 — 3.4 поступают соответствующие уровни

3/4 Uâ, 1/2 Uè, 1/4 U è О. При подаче на входную клемму 1 импульсного сигнала с амплитудой U на выходах вычитателей 3.1 — 3,4 одновременно образуются разностные сигналы сооТ

I I ветственно йцх, = Uõ — 3/4 U; ьПх =(= П„- 1/2 U„; ьП„= U„- 1/4 U„;

bU„ = U>. Задачей нуль-органов 4, логических элементов 8 ЗАПРЕТ и блока ключей 5 является выбор наименьшего разностного сигнала Ух м»», из превышающих нулевой уровень, подключение его к входу линии 6 задержки и формирование сигналов, производящих запись "1" в соответствующий триггер регистра 9. Так, если 1/4 U а

1/2 U< то на выходах нуль-орга-. нов 4. 1, 4.2 устанавливается низкий уровень напряжения, на выходах 4.3, 4.4 — высокий уровень, на выходах логических элементов ЗАПРЕТ 8.1, 8.3 — низкий уровень, а на выходе элемента 8 ° 2 — высокий уровень. Сигналом высокого уровня с выхода элемента 8.2 производится подключ=ние разностного сигнала 4 Бх чехз мин рез ключ 5.3 к входу линии 6 задержки. Кроме того, сигналом с элемента

8.2 через логический элемент ИЛИ 7: производится запись "1" в триггер

9.2 по динамическому входу при наличии на информационном входе высокого уровня, поступающего с первого выхо1 да регистра 10 сдвига. На этом заканчивается первый такт преобразования.

Далее с появлением сигналов на выходе линии 6 задержки и выходе нуль-органа 4.5 начинается второй такт преобразования. На первом выходе регистра сдвига устанавливается низкий

1241134

10 ровень, на втором — высокий уровень

Переключатель 2 переходит в положение, при котором задержанный разностный сигнал поступает на первые входы вычитателей, отключая 5 последние от выходной клеммы. Подключается второе эталонное напряжение к делителю 12. На выходах вычитателей 3.1 — 3.4 образуются разностные л сигналы соответственно пП„

/ и

aU" миц 3/16 11и bU>ã оп мин

U„; bU)(= 6U ми /" U„; ,и

Х4 х мии 5

Если 1/8 U ь U c 3/16 U, то на

" мин выходе нуль-органа 4. 1 устанавливается низкий уровень напряжения, на выходах 4.2 — 4.4 — высокий уровень, на выходе логического элемента ЗАПРЕТ.8.1 — высокий уровень, на выходах элементов 8 ° 2 и 8.3 — низкий уровень,, Сигналом высокого уровня с выхода

;элемента 8.1 производится подключение и разностного сигнала Ь Б через

2 миц ключ 5.2 к входу линии 6 задержки.

Кроме того, сигналом с элемента 8. 1 производится запись "1" в триггер

9.3 регистра 9 по динамическому входу при наличии на информационном входе высокого уровня, поступающего с второго регистра 1О сдвига.На этом заканчивается второй такт преобразования. Далее процесс преобразования продолжается аналогично описан ному до полного заполнения всех разрядов регистра с использованием всех эталонных напряжений. формула изобретения

Устройство преобразования амплитуды одиночного импульса, содерmagee последовательно соединенные первый вычитатель и первый нуль-орган, линию задержки, регистр памяти на триггерах источник регулируемого опорного напряжения, входы которого соединены с соответствующими выхода- ми блока управления, о т л и ч аю щ е е с я тем,что, с целью повышения быстродействия устройства, в него введены три дополнительных вычитателя, четыре дополнительных нуль-органа, блок ключей, элемент ИЛИ, три элемента ЗАПРЕТ, делитель напряжения и переключатель, а блок управления выполнен на регистре сдвига, первый вход переключателя является входной шиной, второй вход соединен с выходом линии задержки, а выход — с первыми входами вычитателей,выход каждого дополнительного вычитателя соединен с входом соответствующего дополнительного нуль-органа и с первыми входами блока ключей, вторые входы которого соединены с выходами соответствующих элементов ЗАПРЕТ, а выход блока.ключей подключен к входу линии задержки, выход которой соединен с входом четвертого дополнительного нуль-органа>

I выход первого нуль-органа соединен с третьим входом блока ключей, с первым входом элемента ИЛИ и с инверсным входом первого элемента ЗАПРЕТ, выход первого дрполнительного нульоргана соединен с прямым входом первого элемента ЗАПРЕТ и с инверсным входом второго элемента ЗАПРЕТ, выход второго дополнительного нуль-органа соединен с прямым входом второго элемента ЗАПРЕТ и с инверсным входом третьего элемента ЗАПРЕТ, выход третьего дополнительного нульоргана соединен с прямым входом тре-. тьего элемента ЗАПРЕТ, причем второй выход блока ключей соединен с первыми входами нечетных триггеров регистра памяти, а третий выход — с вторым входом элемента ИЛИ, выход которого соединен с первыми входами четных триггеров регистра памяти, при этом выход четвертого дополнительного нуль органа подключен к первому входу регистра сдвига, каждый из выходов которого соединен с вторыми входами соответствующих пар триггеров регистра памяти, первый выход источника регулируемого опорного напряжения со1 единен с третьим входом переключателя, а второй выход — с вторым входом первого вычитателя и с первым входом делителя напряжения, второй вход которого объединен с вторым входом третьего дополнительного вычи. тателя и с общей шиной, а первый и второй выходы — с вторыми входами первого и второго дополнительных вычитателей, второй и третий входы регистра сдвига объединены с третьими входами триггеров регистра памяти и являются шиной Исходное, а чет вертый вход блока ключей соеди— нен с выходом левого вычитателя.