Вычислительное устройство

 

Изобретение относится к области вычислительной техники. Целью изобретения является расширение функциональных возможностей путем использования четырехпортовой памяти. Для достижения этой цели в устройство вводятся четыре регистра, четыре сумматора , три элемента ИЛИ, два элемента И и блок памяти.1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) пи 4 О 06 Г 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3680837/24-24 (22) 26.12.83 (46) 30,06.86.Бюл, Ф 24 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова

{72) А.Н.Ковалев, И.Ф.Сурженко и Е.И.Чернов (53) 681.325{088.8) (56) Карцев M.А.Арифметика цифровых машин. М,:Наука, 1969.

Приборы и элементы автоматики и вычислительной техники. Экспрессинформация, 1981, Р 6, с.9-13, рис.2. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники, Целью изобретения является расширение функциональных возможностей путем использования четырехпортовой памяти, Для достижения этой цели в устройство вводятся четыре регистра, четыре сумматора, три элемента ИЛИ, два элемента И и блок памяти.I ил.

1241

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных комплексах, работающих в системах управления с высокими требованиями к скорости выполнения вычислений.

Цель изобретения — расширение функциональных возможностей устройства путем использования четырехпортовой памяти. 1О

На чертеже представлена структурная схема вычислитегьного устройства.

Вычислительное устройство содержит входы 1-4 операндов устройства, элементы ИЛИ 5-7, регистры 8-11, 15 сумматоры 12-18, блок 19 памяти, элементы И 20-21, выход 22 результата устройства, входы 23-26 разрешения записи информации устройства, тактовые входы 27-30 устройства, входы 20

31 и 32 признаков операций умноже-. ния и суммы попарных произведений устройства.

Вычислительное устройство позволяет проводить, кроме двухместной 25 операции умножения, четырехместные операции умножения и вычисление сумм попарных произведений. а

Настройка устройства на реализацию команд четырехместного умноже- щ ния и суммы попарных произведений осуществляется с помощью признаков

П =а Ь с d П = a b + cd ко4 2П „=1 торые поступают в устройство на входы 31 и 32 и коммутируют выход 22 устройства с помощью элементов И 20 и 2! и ИЛИ 7.

Рассмотрим работу устройства при выполнении операции вычисления суммы попарных произведений по тактам.

Первый такт. w-разрядные операнды а, Ь, с, d с входов 1-4 поступают на входы регистров 8-11, причем числа проходят через элементы ИЛИ 5 и 6.

По сигналам разрешения записи информации, приходяшим с входов 23-26, все четыре операнда записываются в регистры 8-11.

Второй такт .. Производятся суммирование операндов на сумматорах 12 и

14 и вычитание на сумматорах 13 и 15, Результаты операций поступают с выходов сумматоров на адресные входы блока 19 памяти.

Третий такт, Производится обраще— ние к блоку 19 памяти по сигналам, поступающим с входов 27-30. В блоке

?34 2

19 памяти записаны следующие значеЯ ния Y = — где Z — значение адреса.

У

Четвертый такт. С четырех выходов блока 19 памяти поступают значения У. (а+Ь) (а-b)

Значения †- и †- — подаются с

4- 4 первого и второго выходов блока 19 памяти на входы сумматора 16, на выходе которого получается произведение. а.Ь. С третьего и четвертого выходов блока 19 памяти операнды (с+И (c-d) и — — поступают на входы

4 4 сумматора, на выходе которого получается произведение с d . С выходов сумматоров 16 и 17 произведения поступают на вход сумматора 18, с выхода которого через элементы И 21 и

ИЛИ ? сумма парных произведений ab+

+cd поступает на выход 22 устройства, При выполнении четырехместного умножения в четвертом такте произведения ab u cd через элементы ИЛИ .

5 и 6 записываются в регистры 8 и 9.

В пятом такте происходит суммирование операндов ab+cd и аЬ-cd. Результаты суммирования подаются на первый и второй адресные входы блока

19 памяти. В шестом такте происходит обращение к блоку 19 памяти. В седь(ab+cd) (ab-cd) мом такте операнды — — — — и

4 4 с первого и второго выходов блока 19 памяти поступают на сумматор 16, с выхода которого через элементы И 20 и ИЛИ 7 произведение abed поступает на выход 22 устройства, При необходимости, можно увеличить количество сомножителей. Для этого >з четвертом такте на входы 3 и 4 устройства подаются сомножители е,f, которые по сигналам, приходящим с входов 25 и 26 устройства, записываются в регистры 10 и 11, формула изобретения

Вычислительное устройство, содержащее три сумматора и блок памяги,отличающееся тем, что, с целью расширения функциональных возможностей путем использования четырехпортовой памяти, в него введены четыре регистра, четыре сумматора, два элемента И и три элемента

ИЛИ, причем входы первого и второго операндов устройства соединены соот зетственно с первыми входами первого

Составитель Е. Захарченко

Редактор А.Огар Техред 0.Гортвай Корректор Л.Пилипенко

Заказ 3490/44 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

П оизводственно-полиграфическое предприятие, г. Ужгород, ул.Проектная, 4 р и второго элементов ИЛИ, выходы которых соединены соответственно с ин— формационными входами первого и второго регистров, информационные входы

„третьего и четвертого регистров соединены соответственно.с входами третьего и четвертого операндов устройства, первый, второй, третий и четвертый входы разрешения записи информации которого соединены соответственно с входами разрешения записи информации первого, второго, третьего и четвертого регистров, выход первого регистра соединен с входами первого слагаемого первого и второго сумматоров, входы второго слагаемого которых соединены с выходом второго регистра, выход третьего регистра соединен с входами первого слагаемого третьего и четвертого сумматоров, входы второго слагаемого которых соединены с выходом четвертбго регистра, выходы четырех регистров соединены соответственно с первым, вторым, третьим и четвертым адресными входами блока памяти, первый, второй, третий и

41234 четвертый тактовые входы которого соединены соответственно с первым, вторым, третьим и четвертым тактовыми входами устройства, входы признаков операций умножения и суммы попарных произведений которого соединены соответственно с первыми входами первого и второго .элементов И, выходы которых соединены с первым и

10 вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с выходом результата устройства, второй вход первого элемента И соединен с выходом пятого сумматора, вторым входом первого элемента ИЛИ и входом первого слагаемого шестого сумматора, выход которого соединен с вторым входом второго элемента И, а вход второго слагаемого — с вторым входом второго элемента ИЛИ и выходом седьмого сумматора, входы первого и второго слагаемых которого соединены соответственно с первым и Вторым выходами блока памяти, третий и четвертый выходы которого соединены соответственно с входами первого и второго слагаемых пятого сумматора.