Устройство для умножения

 

Изобретение относится к вычислительной технике и реализует перемножение чисел в системе счисления с двоичным основанием или основанием, равным целой степени двух. Цель изобретения - повьтение быстродействия и точности устройства. Устройство содержит регистры множимого, множителя и произведения, два мультиплексора, блок перемножения р-ичных (k-разрядных двоичных) чисел, сумматор, счетчик , шесть углов -схем И, демультиплексор, первую и вторую схему И, триггер, буферньш регистр, узел схем ИЛИ и блок управления, входы А регистра множимого, входы В регистра множителя являются информационными входами, а выходы С регистра произведения - информационными выходами устройства , выходы регистров множимого и множителя, объединенные в nt групп по k-двоичным разрядов п mk), соединены с информационными входами первого и второго мультиплексоров, выходы первого и второго мультиплексоров подключены соответственно к первым и вторым входам блока перемножения , выходы которого соединены с первыми входами сумматора, выходы сумматора подключены к информационным входам первого, второго и третье го узлов схем И, выход k-ro двоичного разряда сумматора соединен также с входом первой схемы И, выход которой подключен к входу триггера, чей выход через вторую схему И соединен с входом переноса сумматора, а выход переноса сумматора подключен к входу счетчика, выходы счетчика соединены с информационными входами четвертого узла схем И, выходы которого подключены к входам старших разрядов буферного регистра, входы младших разрядов которого соединены с выходами третьего узла схем И, выходы буферного регистра подключены к информационным входам пятого и шестого узлов схем И, чьи выходы через узел схем ИЛИ соединены с вторыми входами сумматора, выходы второго узла схем И подключены к входам старшего р-ичного .разряда регистра произведения, остальные входы которого соединены с выходами демультиплексора, чьи входы подключены к Выходам первого узла схем И, выходы блока управления соединены с управляюшкми. входами первого и второго мультиплексора, третьего и четвертого узлов схем И, пятого узла схем И, счетчика и шестого узла схем И, первой и второй схем И, первого узла схем И, демультиплексора и второго узла схем И. 1 з.п. ф-лы, 4 ил. i с: ю со оо ЦпкА оо С35

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (50 4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3756540/24-24 (22) 19.06,84 (46) 23.05.86. Бюл. - 19 (71) Ордена Ленина институт кибернетики им. В.М.Глушкова (72) А.Ф.Кургаев и В.Н.Опанасенко (53) 681.325(088.8) (56) Авторское свидетельство СССР

М - 999044, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

Ф 1007101, кл. G 06 F 7/52, 1981. (54) УСТРОЙСТВО. ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и реализует перемножение чисел в системе счисления с двоичным основанием или основанием, равным целой степени двух. Цель изобретения — повышение быстродействия и точности устройства. Устройство содержит регистры множимого, множителя и произведения, два мультиплексора, блок перемножения р-ичных (k-разряд— ных двоичных) чисел, сумматор, счетчик, шесть углов схем И, демультиплексор, первую и вторую схему И, триггер, буферный регистр, узел схем

ИЛИ и блок управления, входы А регистра множимого, входы В регистра множителя являются информационными входами, а выходы С регистра произведения — информационными выходами устройства, выходы регистров множимого и множителя, объединенные в m групп по k-двоичным разрядов n = mk), соединены с информационными входами первого и второго мультиплексоров, выходы первого и второго мультиплек„„ЯО„„1233136 А1 соров подключены соответственно к первым и вторым входам блока перемножения, выходы которого соединены с первыми входами сумматора, выходы сумматора подключены к информационньг входам первого, второго и третье го узлов схем И, выход k-го двоичного разряда сумматора соединен также с входом первой схемы И, выход которой подключен к входу триггера, чей выход через вторую схему И соединен с входом переноса сумматора, а выход переноса сумматора подключен к входу счетчика, выходы счетчика соединены с информационными входами четвертого узла схем И, выходы которого подключены к входам старших разрядов буферного регистра, входы младших разрядов которого соединены с выходами третьего узла схем И, выходы буферного регистра подключены к информационным входам пятого и шестого узлов схем

И, чьи выходы через узел схем ИЛИ соединены с вторыми входами сумматора, выходы второго узла схем И подключены к входам старшего р-ичного .разряда регистра произведения, остальные входы которого соединены с выходами демультиплексора, чьи входы подключены к выходам первого узла схем И, выходы блока управления соединены с управляющьпчи входами первого и второго мультиплексора, третьего и четвертого узлов схем И, пятого узла схем И, счетчика и шестого узла схем И, первой и второй схем И, первого узла схем И, демультиплексора и второго узла схем И. 1 з.п. ф-лы, 4 ил.

1233136

Изобретение относится к вычислительной технике и может быть использовано при умножении чисел в системе счисления с двоичным основанием или основанием, равным целой степени двух.

Цель изобретения — повышение быстродействия и точности устройства.

На фиг.l приведена блок-схема предлагаемого устройства, на фиг.2— структурная схема программного блока; на фиг.З вЂ” временная диаграмма работы программного блока управления; на фиг.4 — блок-схема алгоритма управления программного блока управления.

Блок-схема устройства для умножения, содержит регистры множимого 1, множителя 2 и произведения 3,, два мультиплексора !s и 5, блок 6 перемножения, сумматор 7, счетчик 8,, шесть групп элементов И 9 — 14, демультиплексор 15, два элемента И 16 и 17, триггер,18, буферный регистр 19,,группу элементов ИЛИ 20 и программный блок 21 управления, выходы 22 — 31 блока управления.

Нраграммньв! блок 21 управления содержит счетчик 32, блок 33 микропрограммной памяти, регистр 34 микракоманд, две группы элементов И 35 и 36, два элемента 37 и 38 задержки.

Устройство работает следующим образом.

Микропрограмма записана в блоке

33 микропрограммной памяти в виде последовательности микрокоманд, адреса которых следуют Б естественном порядке и формируются с помощью счетчика 32.

В исходном состоянии множимое A

H множитель В записаны Б регистры множимого 1 и множителя 2„ Б регистре 34 микрокоманд содержится первая микрокоманда, соответствующая адресу

ОО...О блока 33 микропрограммной памяти. Все триггерные элементы, счетчики и регистры устройства установлены в нуль. Процесс умножения состоит из (««+1) циклов, Первый цикл содержит (F«« 1) тактов, второй третий (FF«-1), и далее число тактов в каждом последующем цикле умень" шается на единицу и последний (ш+1)-й цикл состоит из одного такта. В первом такте каждого цикла производится установка счетчика 8 в исходное состояние. Такт представляет собой формирование частичнагс произведения р-ичных (k-разрядных двоичных) чисел мнажимого и множителя. Результатом работы одного цикла является ф»«рмиравание суммы частичных про изведе««ий., имеющих одинакавь«е веса.

Расс!.«Отрим последовательно работу устройства для различных циклон.

Первый цикл.

Пад управлением сигналов 22 и 23 мультиплексоры 4 и 5 выбирают соотБетствующие р-ичные разряды множимога и множителя. В блоке 6 перемножения вычисляется произведение двух .Ф

k-разрядных двоичных чисел, поступаю

«цих на его входы с выходов мультиплексоров„ 3 k-разрядное произведение с выходов блока 6 перемножения

Б каждом такте поступает на первые входы сумматора а на ега вторые входы поступает через элементы И 13 и 1!, частичное произведение, записан. нае на предыдушем такте в буферном регистре 19 (на первом такте первого цикг«а — значение 00...0) . Если такт является первым Б данном цикле,, то на вторые входы гумматора. 7 поступает частичпае произведение с выходов буферного регистра 19 через элементы

И 16 со сдвигом на 1»-двоичных разрядов вправо (Б сторону младших раэрядав) од управлением сигнала 26. Во всех остальных тактах цикла на вторые Бхсды сумматора 7 поступает час.:«5 тич««ое произ««еде««ие с выходов буфернага регистра 19 через элементы И 14 под управлением сигнала 25. Число переносов с выхода сумматора 7 фиксируется Б счетчике 8 и через элементы

И 9 дад управлением сигнала 2!« эаписывее те я Б каждОм ТВКТе Б старшие разряды буферного регистра 19. Одновременно с этим Б младшие разряды буферного регистра 19 записывается

2 1»-ра"-.ряднае (двоичное) частичное произведе«!««е с выходов сумматора 7 че««ез злеме«! т«! И 1 3 .

Второй цикл.

В нача««е ««ерБОГО TBKTB «!раиэводитcF! у.сТВ НОвка счетчика 8 H исходнОе

cocTc«F«« Все такты э тога цикла, кроме последнего, выполняются аналогично тактам FfeрБОга IIHKJIB. !1а лецнем TBKòе Б; op0F О цикла 1» дБОичный разряд с выхода cyrc!BTopB 7 через элемент И 16 управлением сигнала 27 фиксируется Б триггере 18.

1233136

Трети«т цикл.

Первый такт этого цикла отличается от всех первых тактов остальных циклов тем„ что на вход переноса сумматора 7 через элемент И !7 под управлением сигнала 28 поступает значение с вьгхода триггера 18. Начиная с третьего цикла существенно отличается также работа устройства на последнем такте цикла, во время которого

2 k-разрядное частичное произведение с выходов сумматора 7 через элементы

И 10 и демультиплексор 15 под управлением соответствующих сигналов 29 и 30 поступает на входы младшего р-ичного разряда регистра 3 произведения и является младп«им р -ичным разрядом произведения. Все предыдущие такты цикла выполняются аналогично тактам первого и второго цикла.

Последующие циклы выполняются аналогично третьему циклу.

В последнем (m+1) цикле младшие

k-двоичных разрядов частичного произведения с выходов сумматора 7 поступают через элементы И 10 и демультиплексор 15 под управлением сигналов

29 и 30 на второй по старшинству — и-;ный вход регистра 3 произведения.

Таким образом, через (и+1) циклов на выходах регистра 3 произведения будет сформировано и-разрядное произведение «« -palp««g««h«x сомножителей с точностью, равной половине единицы младшего разряда сомножителей.!

20

30 формула изобретения

1 ° Устройство для умножения, содержащее регистр множимого, регистр множителя, блок перемножения, сумма40 тор, триггер, счетчик, буферный регистр и регистр произведения, причем информационнь«е входы регистров множимого и множителя соединены соответственно с входами множимого и множите45 ля устройства, вьгходь«произведения которого соединень« с выходами регистра произведения. о т л и ч а ю щ е .ес я тем, что, с целью повышения быстродействия и точности устроист50 ва, в него введены два мультиплексора, два элемента И, шесть групп элементов. И, демультиплексор, группа элементов ИЛИ и программный блок уп55 равления, причем выходы регистров множимого и множителя соединены соответственно с информационными входами. первого и второго мультиплексоров, управляющие входы которых соединены соответственно с первым и вторым выходами программного блока управления, а выходы соответственно — с первым и вторым входами блока перемножения, выход которого соединен с входом спервого слагаемого сумматора, вход второго слагаемого которого соединен с выходами элементов ИЛИ группы, первый и вторые входы которых соединены соответственно с выходами элементов

И первой и второй групп, первые входы которых соединены с выходами буферного регистра, информационные входы старших разрядов которого соединены с выходами элементов И третьей. группы, первые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом переноса сумматора, вход переноса которого соединен с выходом первого элемента

И, первый вход которого соединен с третьим выходом программного блока управления, а второй вход — с выходами триггера, вход которого соединен с выходом второго элемента И, первый вход которого соединен с четвертым выходом программного блока управления, а второй вход — с выходом k-го разряда суммы сумматора (k — количество двоичных разрядов в р-ичной систе"

К ме счисления, р = 2 ), выходь« в старших разрядов суммы соединены соответственно с первыми входами элементов И четвертой группы, вторые входы которых соединены с пятьп« выходом программного блока управления, а выходы с информационным входом ричного старп«его разряда регистра произведения, информационные входы ричных k — младших разрядов которого соединены соответственно с вь«ходами демультиплексора, управляющий вход которого соединен с шестым выходом программного блока управления, а информационные входы — с выходами элементов И пятой группы, первые входы которых соединены с седьмым выходом программного блока управления, а вторые входы — с выходами суммы k-младших разрядов сумматора, выходы суммы

2 к-разрядов которого соединены с первыми входами элементов И шестой группы, вторые входы которых соединены с вторыми входами элементов И третьей группы и восьмым выходом программного блока управления, а выходы— с информационньпчи входами младших разрядов буферного регистра, вторые

l233l36 входы элементов И первой группы со.единены соответственно с девятым выходом программного блока управления, I десятый выход которого соединен с вторыми входами элементов И второД группы и тактовым входом счетчика, тактовый вход устройства соединен с входом программного блока управления.

2. Устройство по п.l о т л и— ч а ю щ е е с я тем, что программный блок управления содержит две группы элементов И, регистр микрокоманд, блок микропрограммной памяти, два элемента задержки и счетчик, вход которого соединен с входом программного блока управления и входами первого и второго элементов задержки, выходы которых соединены соответственно с первыми входами элементов И первой и второй групп, вторые входы

5 которых соединены соответственно с разрядными выходами регистра микрокоманд, информационный вход которого соединен с выходами блока микропрограммной памяти, вход которого соеди16 нен с выходом счетчика, выходы элементов И первой группы соединены соответственно с первым, .вторым, девятым, десятым и третьим выходами программного блока управления, восьмой, .

15 четвертый, седьмой, шестой и пятый выходы которого соединены соответственно с выходами элементов И второй

rpyjtm3I, l233l36

22,Ц 2

И,2В

29127,Za

ЗО,Л

1233136

Составитель К.Захарченко

Техред Л.Олейник

Корректор Е. Рошко

Редактор Н. Бобкова

Заказ 2771/50

Тираж .б71

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113О35, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4