Устройство для сопряжения двух магистралей

 

Изобретение относится к области вычислительной техники и может быть использовано для сопряжения вычислительных систем, имеющих интерфейс типа общая шина с магистральной микропроцессорной .системой. Целью изобретения является повышение скорости обмена. Для достижения поставленной цели в устройство,содержащее первый блок шинных формирователей данных, блок прерываний, дешифратор управляющих сигналов, блок захвата магистрали, регистр прерываний, первый регистр адреса, два блока дешифрации адреса и.регистр команд и состояний , введены . второй блок шинных формирователей данных,два блока шинных формирователей адреса, блок коммутации , второй регистр адреса, блок обмена и блок сравнения с константой. 1 п. 3. ф-лы, 17 ил, с € (/) С 0 1 5 СО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (50 4 С 06 F 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 382439!/24-24 (22) 10.12.84 (46) 30.06.86. Бюл. ¹ 24 (72) И;И.Ермаков и В.А.Козловский (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 648974, кл. С 06 F 3/04, 1977.

Авторское свидетельство СССР

¹- 1051526, кл. С 06 F 3/04, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

МАГИСТРАЛЕЙ (57) Изобретение относится к области вычислительной техники и может быть использовано для сопряжения вычислительных систем, имеющих интерфейс типа "общая шина" с магистральной

»SU 12 !24 А1 микропроцессорной системой. Целью изобретения является повышение скорости обмена. Для достижения поставленной цели в устройство,. содержащее первый блок шинных формирователей данных, блок прерываний, дешифратор управляющих сигналов, блок захвата магистрали, регистр прерываний, первый регистр адреса, два блока дешифрации адреса и.регистр команд и состояний, введены, второй блок шинных формирователей данных, два блока шинных формирователей адреса, блок коммутации, второй регистр адреса, блок обмена и блок сравнения с константой.

1 п. з. ф-лы, 17 ил.

1241249

И 58.

20 и элемент 91

ЭО

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных систем, имеющих интерфейс типа "общая шина (ОШ), с магистральной микропроцессорной системой (МПС).

Между вычислительной системой, имеющей интерфейс типа ОШ, и МПС довольно часто возникает необходимость обмена блоками информации с максимально возможным .быстродействием, которое обеспечивало бы передачу всех блоков информации, поступающих в

МПС от ее периферийных устройств в память ОШ, и прием этих блоков, обработанных процессором ОШ.

Цель изобретения — повышение ско— рости обмена.

На фиг..l представлена блок-схема устройства; на фиг. 2 — 17 — функциональные схемы первого буфера адреса, первого буфера данных, первого блока дешифрации адреса блока коммутации, второго блока дешифрации адреса, блока обмена, блока прерываний, регистра команд и состояний, первого регистра адреса, второго регистра адреса, регистра прерываний, блока управления, второго буфера адреса, второго буфера данных, блока захвата магистрали и блока сравнения соответственно.

Устройство (фиг.l) содержит первые блоки (буферы) 1 и 2 шинных формирователей адреса и данных, первый блок 3 дешифрации адреса, блок 4 коммутации, второй блок 5 дешифрации адреса, блок 6 обмена, блок 7 прерывания, регистр 8 команд и состояний, первый 9 и второй 10 регистры адреса, регистр ll прерываний, блок

12 дешифрации управляющих сигналов, вторые блоки (буферы) 13 и !4 шинных формирователей адреса и данных, блок

l5 захвата магистрали, блок 16 сравнения с константой, адресные 17, информационные 18 и управляющие 19 шины первой магистрали, адресные 20, информационные 21 и управляющие 22 шины второй магистрали шины 23-39 внутренних связей устройства.

Первый буфер 1 адреса (фиг.2) состоит из шинных формирователей (буферов) 40 — 44.

Первый буфер 2 данных (фиг.3) образуют шинные формирователя (буферы)

45 — 48.

Первый блок 3 дешифрации адреса (фиг.4) содержит постоянную память (ППЗУ) 49 и 50 и буфер 51.

Блок 4 коммутации (фиг.5) выполнен в виде коммутатора 52.

Второй блок 5 дешифрации адреса (фиг.6) содержит схемы 53 и 54 срав-: нения, элемент И-НЕ 55, элемент

1!Е 56, элемент ИЛИ-НЕ 57 и элемент

Блок 7 обмена (фиг. 7) образуют узел 59 прямого доступа в память, элементы И-НЕ 60 и 61, регистр 62, элемент И 63, элемент HE 64 и ППЗУ 65.

Блок 7 прерываний (фиг.8) состоит из ПИЗУ 66, элемента HE 67, элемента

И-НЕ 68 и элемента И 69.

Регистр 9 команд и состояний (фиг,,9) включает в себя .триггеры

70-72, элемент НЕ 73 и буферы 74 и 75„

Первый регистр 9 адреса (фиг.10) содержит регистры 76, 77 и элемент

НЕ 78, а второй регистр 10 адреса (фиг .11) — счетчики 79 — 83 и элемент НЕ 84.

Регистр 11 прерываний (фиг.l2) образуют счетчики 85 и 86, триггер

87, элемент И 88, регистры 89 и 90

Блок 12 дешифрации управляющих сигналов (фиг.13) состоит из элемента И 92,, элемента IE 93 и ППЗУ

94-96.

Второй буфер 13 адреса (фиг.14) выполнен в виде формирователей

97 — 101. Второй буфер 14 данных (фиг.15) — в виде шинных формирователей 102 — 105.

Блок 15 захвата магистрали (фиг.lб)содержит элементы ИЛИ 106 и 107, триггер 108, элемент И-HE 109 и трехстабильный элемент И 110.

Блок 16 сравнения (фиг.l7) образуют схема 111 сравнения и элемент

ИЛИ-HE 112.

Буфер 1 осуществляет передачу ад реса памяти ОШ для обеспечения обращения к ней. Блок 4 коммутации обеспечивает возможность обращения к регистрам "устройства как со стороны процессора ОШ, так и со стороны памяти устройства магистрали (УМ), позволяет программировать регистры устройства и определяет характеристики обмена между памятью ОШ и память УМ. Блок 6 обмена управляет обменом между памятью ОШ и памятью

УМ. Регистр 5 адреса хранит и модифи3 1241 цирует адрес памяти ОШ. Буфер 13 осу ществляет передачу адреса памяти УМ для обеспечения обращения к ней. Буфер 14 обеспечивает прием или передачу данных памяти УМ. Блок 16 сравнения определяет момент обращения к регистрам устройства со стороны УМ.

Устройство работает следующим образом.

Обращение процессора ОШ к регист- 10 рам устройства, При обращении к регистрам устройства процессор ОШ выставляет на вход-выход 17 адрес BA 17-ВАО, в котором разряды ВА17 — ВА5 определяют !5 базовый адрес устройства, ВА4 — обращение к регистрам устройства или обращение к УМ, ВАЗ-BAO — адрес регистра устройства или младшие разряды шины адреса магистрали при обраще- 20 нии процессора ОШ к УМ или его па-. . С входа-выхода 17 через первый буфер 1 адреса на шину 24 выдаются разряды адреса АЗ вЂ” АО, а на шину,, 25 — разряды адреса АБ17 — АБ4. С шины 25,разряДы адреса АБ17 — АБ4, сопровождаемые сигналом СХЗ (синхро-. низация задатчика)с шины 26, поступают на блок 5. Разряд АБ4 имеет значение "0" (обращение к регистрам устройства). Базовый адрес устройства закоммутирован на входах ВΠ— ВЗ схем 53 и 54 сравнения.

При совпадении адреса, выставленного на разряды АБ17 — АБ5, с базо35 вым на выходе элемента И-НЕ 55 появляется значение "0, которое поступает на вход элемента HE 56, с выхода которого выставляется сигнал

- 40

ОБ (обращение), указывающий на обращение процессора ОШ к устройству.

Так как значение разряда АБ4 равно

"О", на выход элемента ИЛИ-НЕ 57 выставляется сигнал ОБР, показывающий, что обращение производится к регистрам устройства. С выхода блока 5 сигнал ОБР выдается на шину 31, с которой поступает на блок 4, на управляющий вход коммутатора 52.

На входы коммутатора 52 с шины 24 поступают разряды адреса АЗ вЂ” АО, которые при наличии сигнала ОБР коммутируются на выходы коммутатора 52, с которых разряды адреса АЦЗ вЂ” АДО выдаются на шину 28. С шины 28 разряды адреса АДЗ вЂ АДО поступают на адресные входы ППЗУ 49 и 50 блока

2. Кроме того, на разрешающие входы

249

ППЗУ 49 и 50 поступают сигналы ЗПРГ и ЧТРГ (запись регистра и чтение регистра), разрешая работу того или иного ППЗУ. Сигналы ЗПРГ и ЧТРГ формируются в блоке 12.

При обращении процессоров ОШ к регистрам устройства блок 12 работает следующим образом.

С выхода блока 5 по шине 3) на адресный вход ППЗУ 94 блока 12 поступает сигнал ОБР. Кроме того, с входа-выхода 19 на вход ППЗУ 94 поступает сигнал У1 (управление опера- циями). По совокупности этих двух сигналов (сигналы ОБМ и ПРЕР— обращение к магистрали и прерывание, поступающие на адресные входы ППЗУ 94, отсутствуют) ППЗУ 94 формирует сигналы ВР2 (выбор режима), ЧТРГ и ЗПРГ, значения которых определяются сигналом У! (остальные сигналы на выходе

ППЗУ имеют значение "1").

При Уl = О, определяющем команду

"Ввод", сигнал ВР2=0,и поступает с блока 12 по шине 26 на вход шинных формирователей 45-48, следовательно, информация с шины 27 выдается на вход-выход 18.

При Уl = О значение "О" имеет сигнал ЧТРГ (сигнал ЗПРГ = 1), по шине 26 поступающий на блок 3 и разрешающий работу ППЗУ 50, которое по совокупности разрядов адреса ОДЗ

АДО, поступающих с шины 28, формирует один из сигналов ЧТРКС, ЧТРАОШ, ЧТРП (чтение регистра команд и состояний, чтение регистра адреса общей шины, чтение регистра прерываний) или сигнал обращения к регистрам блока 6 обмена ОБПД (обращение прямо- го доступа). При вводе информации с регистра 8 из блока 3 по шине 29 на разрешающий вход буфера 74 поступает сигнал ЧТРКС, разрешающий выдачу содержимого регистра 8 на шину.27 (на фиг.9 показано буферирование только младшего байта регистра 8, так как буферирование старшего байта осуществляется аналогичным образом).Аналогично производится ввод информации из регистра 10. Выдача содержимого регистра 10 на шину 27 производится по сигналу ЧТРАОШ (на фиг.ll буферирование регистра 10 не показано, так как оно осуществляется аналогично буферированию регистра 8).

При Уl = 1, определяющем команду "Вывод", сигнал ВР2 1 и, следо1 241? 49 вательно, информация с входа-выхода

18 через буфер 2 выдается на шину 27, При Уl = 1 значение "0" имеет сигнал ЗПРГ (сигнал ЧТРГ=1), поступающий из блока 12 по шине 26 на блок 3 и разрешающий работу ППЗУ 49, которое по совокупности разрядов адреса

АЛЗ вЂ” АДО, поступающих с шины 28, формирует один из сигналов ЗПРКС, ЗПРАОШ, ЗПРАМ (запись регистра команды и состояний, запись регистра адреса общей шины, запись регистра адреса магистрали) или сигнал обращения к регистрам блока 6 обмена

ОБПД (сигнал ЗПРП (запись регистра прерываний) при обращении процессоров ОШ к регистрам устройства не формируется — ЗРПР = 1).

При выводе информации из блока 3 2О по шине 29 на регистр 8 (на элемент

НЕ 73) поступает сигнал ЗПРКС. Сиг" налом с выхода элемента НЕ 73 производится запись информации, выставленной на шине 27, в триггеры 70-72. 25

При выводе информации из блока 3 по шине 29 на регистр 10 (на вход счетчиков 79-82) поступает сигнал ЗПРАОШ.

О>приходом этого сигнала информация с шины 27 загружается в счетчики

79-82. Информация с шины 27 загружа" ется в счетчик 83 сигналом ЗПРКС, который поступает по шине 29. Загрузка регистра 10 двумя различными сигналами объясняется тем, что в данном случае вход-выход 17 является 18-разрядным, а вход-выход 18— только 1б-разрядным.

Чтение из регистра 9 адреса, регистра ll прерываний и регистров блока 6 обмена и запись в них рассмотрены при описании соответствую-. щих режимов работы устройства.

При обращении процессоров ОШ к регистрам устройства выполнение one45 рации ввода-вывода определяется временем их срабатывания и поэтому выработка сигнала СХИ (синхронизация исполнителя) извещающего- о том, что устройство произвело действие по операции ввода-вывода, блоком 12 осуществляется по сигналу СХЗ с задержкой на время, определяемое срабатыванием регистров. Выдача сигнала

СХИ осуществляется блоком 12 на вход- 55 выход 19 (на фиг.13 шинные формирователи для управляющих сигналов входавыхода 19 и входа-выхода 22 не показаны, так как не несут никакой логической информации).

Процесс обращения ОШ к УМ.

Перед обращением к какому-либо УМ процессор ОШ программирует регистр 8 таким образом, что с выхода триггера 70 на шину 33 выдается сигнал ЗМ (захват магистрали). Этот сигнал поступает на вход элемента ИЛИ 106 блока 15, При освобождении магистрали (сигнал ЗМ примет значение "1") на выходе элемента И-НЕ 109 появляется .состояние "0". Это состояние запоминается в триггере 108 по сигналу синхронизации С, поступающему на блок 15 с входа-выхода 22. С прямого выхода триггера 108 через трехста-, бильный элемент И 110 на вход-выход

22 поступает сигнал ЗМ, информирующий УМ о занятости магистрали..

С инверсного выхода триггера 108 на буфер 65 поступает сигнал I OT 1 (готовность 1)..Процессор ОШ программно опрашивает регистр 8 и при наличии сигнала ГОТ! обращается к УМ.

В регистре 9 находятся старшие шестнадцать разрядов адресной шины магистрали при обращении процессора

ОШ к УМ. Запись информации в регистр

9 осуществляется сигналом ЗПРАМ, поступающим по шине 29 на элемент

НЕ 78, с выхода которого он поступает на :входы регистров 83 и 84.

При обращении к УМ процессор ОШ выставляет на вход-выход 17 базовый адрес устройства, который через буфер 1 по шине 25 поступает на блок 5, Так как при обращении процессора ОШ к УМ значение разряда АБ4=1, то на выходе элемента И 58 выдается сигнал ОБИ, показывающий, сто обращение производится к УМ.

С выхода блока 5 сигнал ОБМ: выдается на шину 31, откуда поступает на. вход регистров 76 и 77 и обеспечивает выдачу содержимого регистра

9 на шину 24. Кроме того, сигнал ОБМ по шине 31 поступает на вход ППЗУ

94. По совокупности сигналов ОБМ и Yl, который поступает с входа-выхода 19 на вход ППЗУ 94 (сигнал ОБР и ПРЕР, поступающие на адресные входы ППЗУ 94 отсутствуют) ППЗУ 94 форУ мирует сигналы ВР2, ВР3, ВР4, ВМ2 (выбор микросхемы), ЧТ и ЗП.

Работа ППЗУ 94 как при обращении процессора ОШ к регистрам устройства, 1241249

25 так и при обращении к УМ, разрешается сигналом ОБ (обращение), который поступает по шине 31 на вход элемента

И 92, а с выхода — на разрешающий вход ППЗУ 94.

Сигнал BN2 при наличии сигнала

ОБМ равен "О". Из блока 12 сигнал

ВМ2 по шине 26 поступает на вход шинных формирователей 102-105, разрешая их работу.

Сигнал ВРЗ при наличии сигнала

ОБМ также равен "О". Из блока 12 сигнал ВРЗ по шине 26 поступает на вход шинных формирователей 97-101.

При ВРЗ=О адрес шины 24 выдается на вход-выход 20. Значение остальных сигналов определяются значением сигнала Уl .

Сигнал ВР2 формируется так же, как и при обращении процессора ОШ к регистрам устройства. Формирование сигналов ЧТ и ЗП аналогично формированию сигналов ЧТРГ и ЗПРГ соответственно.

При У)=0 (команда "Ввод" ) сигнал

ВР4=1, а при Уl=l (команда "Вывод" ) сигнал BP4=0. Сигнал ВР4 поступает на шину 26 и далее на вход шинных формирователей 102-109. Если сигнал

ВР4=1, то информация с входа-выхода

21 вьдается на шину 27, при BP4=0 информация i:с шины 27 выдается на вход-выход 21 °

При выполнении команды Ввод блок 12 выставляет на вход-выход 22 сигнал ЧТ. По -сигналу ГОТ2 (готовность два), поступающему с входавыхода 22, блок 12 вьдает на входвыход 19 сигнал СХИ, показывающий, что данные, выставленные УМ, находятся на входе-выходе 18.

При выполнении команды Вывод" блок 12 выставляет на вход-выход 22, сигнал ЗП. По сигналу ГОТ2, поступающему с входа-выхода 22, блок 12

45 формирует сигнал СХИ, показывающии, что УМ осуществило запись информации с входа-выхода 21.

При обращении процессора ОШ к УМ старшие разряды адреса А19 — А4 выда-5О ,ются с регистра 9, тогда как младшие разряды адреса АЗ вЂ” АО транслируются непосредственно с входа-выхода 17 через буфер 1 на шину 24 и далее на вход-выход 20. Это позволяет процессору .0111 выставлять шестнадцать последовательных адресов без изменения содержимого регистра 9 адреса.

Закончив обращение к УМ, процессор ОШ, сбрасывает сигнал ЗМ и блок 15 освобождает магистраль.

При обращении к регистрам устройства со с" îðîíû какого-либо УМ, последнее, заняв магистраль, выставляет на вход-выход 20 разряды адреса

MA3 — МАО и МА19 — МА16, сопровождая их сигналом СТРА (строб адреса) по входу-выходу 22.

Разряды адреса МА19 — МА16 через буфер 13 вьдаются на шину 36 и поступают на входы схемы 111 сравнения.

Базовый адрес. устройства со стороны магистрали закоммутирован на входах схемы 111 сравнения. При совпадении адреса, выставленного на разрядах адреса МА19 — NAI6, с базовым и при отсутствии сигнала ОБ, поступающего по шине 31 на вход элемента

ИЛИ-НЕ 112, на выходе схемы lll сравнения формируется сигнал BMI, показывающий, что происходит обращение к регистрам устройства со стороны УМ.

Сигнал BNI с выхода блока 16 поступает на входы шинных формирователей 40 — 48, запрещая их работу.

Разряды адреса МАЗ вЂ” МАО через буфер 13 выдаются на шину 30, откуда поступают на входы коммутатора 52.

Так как сигнал ОБР, поступающий по шине 31, в данный момент отсутствует, то разряды адреса АМЗ вЂ” AMO коммутируются на выходы коммутатора 52. С выходов коммутатора 52 разряды адреса АДЗ вЂ” АДО выдаются на шину 28.

Процесс обращения к регистрам устройства со стороны УМ аналогичен процессу обращения к ним процессора

ОШ, за исключением работы бюка 12, который в данном случае работает следующим образом.

С блока 16 на блок. 12 поступает сигнал BMI, сопровождаемый сигналом

ЗП .или ЧТ йо входу-выходу 22. Эти сигналы поступают на адресные входы

ППЗУ 95, а сигнал ВМ1 поступает также и на вход элемента НЕ 93 ° Сигнал с выхода элемента НЕ 93.разрешает работу ППЗУ 95, которое по совокупности сигналов BMI и ЗП или

BMI и ЧТ формирует сигналы ВР4, BN2, ЗПРГ, ЧТРГ и сигнал ГОТ2.

Сигнал ЗПРГ=О при наличии сигнала ЗП (команда "Вывод ), а при его отсутствии сигнал ЗПРГ=I. Аналогично формируется сигнал ЧТРГ по сигналу ЧТ (команда Ввод" ), 1241249

При наличии сигнала 31 сигнал

ВРЧ=1. Этот сигнал поступает по шине

26 на вход шинных формирователей

102-105, определяя тем самым направление передачи информации. с входавыхода 21 на шину 27. При наличии

cHI Hàëà ЧТ сигнал ВР4=0, что определяет направление передачи информации с шины 27 на вход-выход 21.

При наличии сигнала ВМ1 сигнал

ВР2=0. Этот сигнал по шине 26 поступает на вход шинных формирователей

102-105, разрешая их работу.

Сигнал ГОТ2 формируется по сигналу ЗП или ЧТ и выдается с блока 12 на вход-выход 22 с задержкой, определяемой временем срабатывания регистров. При выполнении команды Вывод" сигнал ГОТ2 подтверждает, что инфор мация записана в выбранный регистр.

При выполнении команды Ввод" сигнал

ГОТ2 йоказывает, что на входе-выхоце

21 находится содержимое выбранного

-регистра. 25

Режим прерываний.

Работа устройства начинается с записи в регистр 11 байта прерывания.

УМ выставляет на разряды адреса

MAl9 — МА!6 базовый адрес устройства со стороны магистрали, а на разряды адреса МАЗ вЂ” МАО адрес регистра 1!.

Блок- 16 выдает сигнал BMl который поступает на вход элемента НЕ 91., Сигнал с выхода элемента HE 91 пос35 тупает на вход разрешения регистров .89 и 90, разрешая их работу. Блок 3 выставляет на шину 29 сигнал ЗПРП.

Этот сигнал поступает на вход записи регистров 89 и 90 и осуществляет запись информации,с шины 27. Запись

40 информации осуществляется по адресу, выдаваемому счетчиком 85. Содержимое счетчика 85 увеличивается на единицу по концу сигнала ЗПРП, поступающему на выход счетчика 85. По сигналу

ЗПРП увеличивается также и содержимое счетчика 86 °

Запрос на прерывание выдается при наличии в регистре 11 хотя бы одного байта прерывания. При записи байта прерывания в регистр ll no сигналу ЗПРП устанавливается триггер

87, с инверсного выхода которого сигнал ЗПР (запрос прерывания), выдается на блок 7 (на вход элемента

И 69). Если прерывание работы процессора ОШ разрешено, то с регистра 8 по шине 33 на второй вход элемента

И 69 поступает сигнал MI1 (маскирование прерывания)„ Сигнал с выхода эле"т- -:: мента И 69 поступает на вход разрешения ППЗУ 66, разрешая его работу.

Кроме того, этот сигнал поступает на нход ППЗУ 66, которое выдает на шику 35 сигнал ЗП (запрос передачи), который через блок 12 выдается на вход-выход 19.

Процессор ОШ ныдает на вход-выход

19 сигнал РП (разрешение передачи), который через блок 1.2 поступает на шину 26, откуда попадает на адресный вход ППЗУ 66. По приходу этого сигнала ППЗУ 66 выдает на шину 35 сигнал ПВБ (подтверждение выборки) и сбрасывает сигнал 31. Сигнал ПВБ с шины 35 через блок 12 выдается на вход-выход 19. После того, как ОШ освобождается от предыдущего задатчика, сбрасывается сигнал ЗАН (шина занята), который с входа-выхода 19 через блок 12 поступает на шину 26, а оттуда на элемент И-НЕ 68, на выходе которого при сбросе сигнала

ЗАН устанавливается состояние "1" формируется сигнал ЗН (занято). При выставлении сигнала ЗАН сигнал ЗН сохраняется за счет сигнала с выхода элемента НЕ 67. Этот сигнал поступает на адресный вход ППЗУ 66.

ППЗУ бб выдает на шину 53 сигналы

ЗАЕ, ПРЕР, РПР (разрешение прерывания) и сбрасывает сигнал ПВБ, Сигналы ЗАН и ПРЕР по шине 35 через блок 12 поступают на вход-выход 19, Сигнал РПР с блока 7 по шине 35 поступает на вход элемента И 88.

Сигнал с выхода элемента И 88 поступает на входы чтения и разрешения регистров 89 и 90, разрешая выдачу байта прерывания на шину 27. Выдача байта прерывания осуществляется по адресу, выдаваемому счетчиком 86 .

Содержимое счетчика 86 всегда на единицу меньше содержимого счетчика 85.

С шины 27 байт прерывания поступает через буфер 2 на нход-выход 18.

Процессор ОШ, получив байт прерывания, выставляет аа вход-выход

19 сигнал. СХИ, который через блок

12 по шине 26 поступает на адресный вход ППЗУ 66. По этому сигналу ППЗУ

66 сбрасывает сигналы ПРЕР, ЗАН и

РПР и возвращается н исходное состояние.

После выдачи одного байта преры- вания содержимое счетчиков 85 и 86

1 241 249

I? уменьшается на единицу. При выдаче последнего байта прерывания из регистра 11 сигналом переноса с .выхода счетчика 86 сбрасывается триггер

87 и снимается сигнал ЗПР.

Обмен блоками информации между памятью ОШ и памятью УМ.

Перед началом обмена информацией необходимо запрограммировать регист- 10 ры блока 6 (регистры узла 59).Программирование регистров возможно как со стороны процессора ОШ, так и со стороны УМ. При обращении к регистрам блока 6 по шине 29 выдается 15 г сигнал ОБПД, который, поступая на вход узла 59, разрешает программирование ее внутренних регистров (на фиг.7 показана только часть узла 59, обрабатывающая младший байт, посколь- 20 ку другая часть подключается к входным управляющим сигнала аналогичным образом, а на ее входы-выходы подаются разряды Д8 — Д15 старшего байта с шины 27). Кроме того, из буфера 51 блока 3 по шине 24 на адресные входы-выходы узла 59 поступают разряды адреса АЗ вЂ” АО, необходимые для дешифрации его регистров. Запись в выбранный регистр производится по ЗО сигналу ЗПРГ, поступающему по шине

26 из блока 12. Чтение выбранного регистра осуществляется сигналом

ЧТРГ, поступающему по шине 26 из блока 12.

Обмен начинается с программирования регистра 8 таким образом, что с выхода триггера 72 выдается сигнал НПДП (начало прямого доступа).

Этот сигнал с регистра 8 по шине 33 поступает на вход узла 59, который выставляет сигнал ЗХ (захват) на шину 32. Этот сигнал поступает на вход элемента ИЛИ 106 блока 15, который

45 при наличии этого сигнала осуществляет захват магистрали и сообщает об этом блоку 6 сигналом ГОТ1, поступающий йа вход узла 59. На выходе последнего формируется сигнал, разрешающий работу ППЗУ 65. Сигнал ГОТ1 поступает также и на адресный вход

ППЗУ 65, которое по приходу этого сигнала выставляет на шину 32 сигнал

ЗПД (запрос прямого доступа). Сигнал

ЗПД с шины 32 через блок 12 выдается на вход-выход 19. Процессор ОШ, приняв этот сигнал, выдает сигнал РПД (разрешение прямого доступа), который с входа-выхода 19 через блок 12 по шине 26 поступает на блок 6 на адресный вход ППЗУ 65, которое выдает по этому сигналу на шину 32 сигнал

ПВБ и снимает сигнал ЗПД.

Сигнал ПВБ через блок 12 выдается на вход-выход 19. После того, как

ОШ освобождается от предыдущего задатчика, сбрасывается сигнал ЗАН, который с входа-выхода 19 через блок

12 поступает на шину 26. С шины 26 сигнал ЗАН поступает на блок 7, где формируется сигнал 31 и поступает на адресный вход ППЗУ 65, после чего

ППЗУ 65 выдает на шину 32 сигнал ЗАН, который через блок 12 выдается на вход-выход 19.

Блок 12 в этом режиме работает следующим образом.

С блока 6 по шине 32 поступают сигналы ЗАН, СХЗ и Уl (на входы

ППЗУ 96)и сигнал ВК (выбор кристалла) на разрешающий вход ППЗУ 96.

При наличии этих сигналов блок 12 формирует сигналы BPl — ВР4, ВМ2, ЧТ и ЗП. Сигналы ВМ2, BPl и ВРЗ имеют значение "0 . Значение осталь— ных сигналов определяется значением сигнала Уl. Если сигнал У1=0 (передача информации из памяти ОШ в память УМ), то сигнал BP=l (информация с входа-выхода 18 через буфер 2 выдается на шину 27), а сигнал ВР4=0 (информация с шины 27 через буфер 14 выдается на вход-выход 21). При

Уl=l (передача информации из памяти

УМ в память ОШ) сигнал ВР2=0 (информация с шины 27 через буфер 2 выдается на вход-выход 18), а сигнал ВР4=1 (информация с входа-выхода 21 через буфер 14 выдается на шину 27). Блок

6 выдает адрес памяти УМ на шику 24, причем разряды адреса А7 — АО выдаются из узла 59, а разряды А15 — А8 из регистра 62. Разряды адреса А19

А16 находятся в регистре 8. По сигналу ВК из блока 6 буфер 75 выдает содержимое триггера 71 на ши— ну 24. Так как сигнал ВРЗ=О, то адрес с шины 24 выдается через буфер

13 на вход-выход 20.

Адрес памяти ОШ выдается из регистра 10 на шину 23 по сигналу СХЗ, поступающему с выхода элемента

И-НЕ 66 по шине 32. Кроме того, сигналом с выхода элемента HE 84, на вход которого поступает сигнал СХЗ, увеличивается содержимое регистра 10.

1241249

Так как сигнал BP1=0, адрес памяти, ОШ с шины 25 выдается на вход-выход 17.

Обмен информацией осуществляется следующим образом. 5

При передаче информации из памяти ОШ н память УМ блок 6 и регистр 8 выставляют на шину 24 адрес памяти

УМ, который через буфер 13 выдается на вход-выход 20. Этот адрес сопро- 10 вождается сигналом ЗП из блока 12 по входу-выходу 22. Содержимое ре гистра 10 по шине 23 через буфер 1 выставляется на вход-выход 17. Сигнал Уl транслируется из блока 6 че- 15 рез блок 12 на вход-выход 19. Одновременно блок 6 выставляет сигнал

СХЗ, который через блок 12 выдается на вход-выход 19. Этот же сигнал в блоке 6 с выхода элемента И-НЕ 60 20 поступает на вход элемента И-НЕ 61, сигнал с выхода которого запрещает дальнейшее прохождение синхроимпульсов через элемент И 63, на другой вход которого они поступают с вхо- 25 да-выхода 22. Дальнейшее разрешение прохождения синхроимпульсов через элемент И 63 на синхронизирующий вход узла 59 разрешается сигналом

СХИ, который приходит с нхода-выхода З0

19 через блок 12 на вход элемента

НЕ 64. При поступлении сигнала ГОТ с входа-выхода 22, показывающего, что информация записана в памяти УМ, узел 59 снимает сигнал СХЗ, по которому блок 12 снимает сигнал ЗП, а на входе«выходе 19 снимается сигнал

СХИ.

При передаче информации из памяти УМ в память ОШ устройство работа- 40 ет аналогичным образом, за исключением того, .что на входе-. выходе 22 выставляется сигнал ЧТ, а сигнал

У1=1 °

При передаче последнего слова ин- 45 формации узел 59 вырабатывает сигнал

КС (конец счета), который по шине 32 поступает на вход сброса триггера 72 и сбрасывает сигнал НПЦП. При сбросе этого сигнала устройство возвращается в исходное состояние.

Таким образом, предлагаемое устройство позволяет осуществить обмен блоками информации между памятью

ОШ и УМ с максимально возможным 55 быстродействием, поскольку организуется обращение непосредственно к памяти ОШ.

Применение предлагаемого устройстна позволит сопрягать вычислительные системы, имеющие интерфейс типа "общая шина",, в частности семейство мини-ЭВМ, например СМ4, с магистральными микропроцессорными системами.

Формула изобретения

Устройство для сопряжения двух магистралей, содержащее первый блок шинных формирователей данных, первый информационный вход-выход которого соединен с информационными шинами первой магистрали,, а управляющий вход — с первым выходом блока дешифрации управляющих сигналов, первый вход которого подключен к управляющим шинам первой магистрали, а нторые вход и выход — к управляющим шинам второй магистрали и входу-выходу блока захвата магистрали, первым информационным входом. соединенного с первым выходом регистра команд и состояний, а входом-сброса— с первым выходом блока дешифрации управляющих сигналов, входом сброса первого регистра адреса и первым входом сброса регистра команд и состояний, управляющий вход которого подключен к первому выходу первого блока дешифрации адреса и управляющему входу первого регистра адреса, первым информационным входом соединенного с входом-выходом регистра команд и состояний, второй блок дешифрации адреса и блок прерываний, управляющий вход н вход запрета прерывания которого соединены соответственно с первыми выходами блока дешифрации управляющих сигналов и регистра команд и состояний, а первый выход— с входом разрешения прерывания ре.гистра прерываний, о т л и ч а ю— щ е е с я тем, что, с целью повышения скорости обмена, в него введены второй блок шинных формирователей данных, первый и второй блоки шин ных формирователей адреса, входы-выходы которых соединены соответственно с адресными шинами первой и второй магистралей, блок сравнения с константой, блок коммутации, блок обмена и второй регистр адреса, причем управляющие входы первого и второго блоков шинных формирователей адреса, второго блока шинных форми!

?41249

16 рователей данных и второго регистра адреса соединены с первым выходом блока дешифрации управляющих сигналов, первыми входами первого и второго дешифраторов адреса, первым входом режима блока обмена и входом сброса регистра прерываний, второй информационный вход-выход .первого блока шинных формирователей данных соединен с информационным входомвыходом блока обмена, информационны ми входами второго и первого регистров адреса, информационным входомвыходом регистра прерываний и первым информационным входом-выходом второго блока шинных формирователей данных, второй информационный входвыход которого соединен с информационными шинами второй магистрали, 20 информационный вход первого блока шинных формирователей адреса соединен с выходом второго регистра адреса, первый выход первого блока шинных формирователей адреса, выход первого регистра адреса и вторые вы-. ходы первого блока дешифрации адреса и регистра команд и состояний подключены соответственно к информационному входу второго блока шинных формирователей адреса, первому йнформационному входу блока коммутации и адресному входу-выходу блока обмена, выход которого соединен с вто-. рым входом сброса регистра команд и состояний, синхронизирующим входом второго регистра адреса, вторым информационным входом блока захвата магистрали и третьим входом блока дешифра-. ции управляющих сигналов, четвертым . и пятым входами подключенного соответственно к первому выходу блока прерываний и к выходам блока сравнения с константой и входам разрешения регистра прерываний, первого блока шинных формирователей данных и первого блока шинных формирователей адреса, второй выход которого соединен с вторым входом второго блока дешифрации адреса, выходом подключенного к управляющему входу блока коммутации, выход и второй информационный вход которого сое- динены соответственно с вторым входом первого блока дешифрации адреса и первым выходом второго блока 55 шинных формирователей адреса, вторым выходом подключенного к информационному входу блока сравнения с константой, синхронизирующий вход которого соединен с управляющими шинами второй магистрали, а вход разрешения — с выходом второго блока дешифрации адреса, шестым входом блока дешифрации управляющих сигналов и разрешающим входом первого регистра адреса, первый выход первого блока дешифрации адреса соединен с информационным входом второго регистра адреса, входом разрешения настройки блока обмена H управляющим входом регистра прерываний, BblxopoM подключенного к входу запроса прерывания блока прерываний, второй выход которого соединен с вторым входом режима блока обмена, вход пуска и первый вход синхронизации которого подключены соответственно к первому выходу регистра команд и состояний и управляющим шинам второй магистрали, а второй вход синхронизации — к выходу блока захвата магистрали, информационному входу регистра команд и состояний, причем блок обмена содержит узел прямого доступа в память, два элемента И-НЕ, регистр,. блок постоянной памяти, элемент И и элемент НЕ, причем информационный вход-выход узла прямого доступа в память соединен с информационным входом-выходом блока обмена и информационным входом регистра, а адресный входвыход — с адресным входом-выходом блока обмена и выходом регистра, выход первого элемента И-НЕ, группа выходов блока постоянной памяти и группа синхронизирующих выходов узла прямого доступа в память образуют выход блока обмена, нулевой, первый и второй разряды адресного входа блока постоянной памяти подключены соответственно к второму синхронизирующему и второму и первому входам режима блока обмена, а третий и четвертый разряды адресного входа— к группе выходов блока постоянной памяти, первый и второй входы первого элемента И-НЕ подключены к выходам сигнала чтения и записи узла прямого доступа в память, вход сигнала подтверждения захвата, тактовый вход, входы разрешения и запроса прямого доступа которого соединены соответственно с вторым синхронизирующим входом блока обмена,. выходом элемента И и входами разрешения

12ч1 249

Ф иг. 2 настройки и пуска блока обмена, входы сброса, первый и второй синхронизирующие входы регистра соединены соответственно с первым входом режима, выходом первого элемента И-НЕ и выходом сигнала синхронизации адреса узла прямого доступа в память, вход сброса и входы чтения и записи регистров которого подключены к перво- ip му входу режима блока обмена, а вход готовности — к первому синхронизирующему входу блока обмена, первый вход второго элемента И-НЕ соединен с выходом первого элемента И-НЕ, второй вход через элемент НŠ— с первым входом режима блока обмена, а выход - с первым входом элемента И, вторым входом подключенного к первому синхрониэирующему входу блока обмена, 28

1241249

Фма Ф

Ра АэУФеиеУРФ

32

3 з

36 и

У аа о

cEr

r3 а4

Ни4

«щ тг а6

С6

4Ю

S7S

О6

os оз

D5

36

РРД а

26-„ гЮ а чт

26 тат

6. ro

Z2—

НАД«

DO юс и

D3 .гъ

DS

D8

D7

С5

, cr.rr

И ro4

02 (а Ф

О7 or 3

Dro

Drr

Drz

Я16

DA

ХЧХ

ЮО

Dr 7

4О

Ar

42

43

4Ф

46

46

47

6тв

DOO

Dor заг

SO3

27ОФ

27ОЮ

Do6

l 241249

1241249

Ф иг. ю

1241249

)241249

Фи2. 12

1241249

Д юв лн

38

27

1 24! 249

22

Зб

82

Фиг.Ó7

Составитель В.Вертлиб

Техред О.Гортвай Корректор Г.Решетник

Редактор Л.Пчелинская

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 3490/44

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4