Устройство для моделирования сетевого графика

 

Изобретение относится к области вычислительной техники и может быть использовано для моделирования процессов на сетевых графиках. Цель изобретения состоит в упрощении и повышении быстродействия устройства. Устройство содержит арифметический блок 1, блок 2 памяти длительности работ, блок 3 памяти индексов работ,- регистр 4, блок 5 памяти матрицы смежности графа и блок 6 управления, состоящий из генератора импульсов, первого и второго счетчиков, первого и второгЪ дешифраторов, элемента задержки , триггера, первого и второго элементов И. Арифметический блок содержит схему сравнения, первый блок элементов И, первый и второй элементы ИЛИ, второй и третий блоки элементов И, первый, второй и третий регистры, .сумматор. Упрощение и повышение быстродействия устройства дос игаются благодаря введению блока 5 и сокращению числа операций записи и считывания информации. 3 ил. с S 1 t JcL ГО ел САР

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (517 4 G 06 F 15/20

1 !

Фиа. 7

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3724551/24-24 .(22) 09.04.84 (46) 30.06.86. Бюл. № 24 (72) А.И.Багрич и Н.А.Шумаков (53) 681. 333 (088.8) (56) Авторское свидетельство СССР

¹ 279173, кл. G 06 Г 15/20, 1969.

Авторское свидетельство СССР № 686033, кл. 6 06 F 15/20, 1977. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВОГО ГРАФИКА (57) Изобретение относится к области вычислительной техники и может быть использовано для моделирования процессов на сетевых графиках. Цель изобретения состоит в упрощении и повышении быстродействия устройства.

„„SU„„1241253 А 1

Устройство содержит арифметический блок 1, блок 2 памяти длительности работ, блок 3 памяти индексов работ,. регистр 4, блок 5 памяти матрицы смежности графа и блок 6 управления, состоящий .из генератора импульсов, первого и второго счетчиков, первого и второго дешифраторов, элемента задержки, триггера, первого и второго элементов И. Арифметический блок соцержит схему сравнения, первый блок элементов И, первый и второй элементы ИЛИ, второй и третий блоки элементов И, первый, второй и третий регистры,,сумматор. Упрощение и повышение быстродействия устройства достигаются благодаря введению блока 5 и сокращению числа операций записи и считывания информации. 3 ил.

1241253

Изобретение относится к вычислительпой технике и может быть использовано для моделирования процессов на сетевых графиках, 1!ель изобретения — упрощение и повышение быстродействия устройства.

На фиг.1 представлена структурная схема устройства; на фиг.2 — структура графа; на фиг.3 — содержимое бло- . ков памяти. !О

Устройство содержит арифметический блок 1, блок 2 памяти длительности работ, блок 3 памяти индексов работ, регистр 4, блок 5.памяти матрицы смежности графа и блок 6 управления, со- !5 стоящий из генератора 7 импульсов, первого 8 и второго 9 счетчиков, первого 10 и второго 11 дешифраторов, блока 12 задержки, а также триггера

13, первого 14 и второго 15 эле- 2О ментов И. Блок 1 содержит схему срав нения 16, первый блок элементов И

17,, первый 18 и второй 19 элементы

ИЛИ, второй 20 и третий 2! блоки элементов И, первый 22, второй 23 и третий 24 регистры и сумматор 25.

Первоначально обнуляется триггер

13, счетчики 8 и 9, регистры 4, 22, 23 и 24, сумматор 25 и блок 3. В

--й разряд i-й ячейки блока 5 заносится "1", если работа с номером непосредственно следует за работой с номером j; в противном случае занос. Tcÿ "0". В j-ю ячейку блока 2 заносится бдительность работы с номером .3

В ироде се функциОнирования в блок 3 записываются кодл, равные и-K симальному числу, .образованному путем сложения индексов непосредствен-- 4!. но предшествующих работ с длительностями работ, входящими в данную работу. Индексы работ по содержанию равны ранним срокам начала работ.

Устройство работает сле,цующим об-. разом.

После подачи пускового сигнала триггер 13 переходит в единичное со- стояние, открывая элемент И 14 для прохождения импульсов генератора 7 на вход счетчика 8, соответственно состояниям которого дешифратор 1О выдает сигналы поочередно на свои выходы. С первого выхода дешифратора

10 сигналы поступают на вход .счетчика 9, соответственно состояниям которого дешифратор 11 выдае.т поочередно на свои выходы сигналы, посту-. пающие на сООтветcTH нщие входы блоков 2, З,и 5 и обеспечивающие считывание длительности работ из coQT—

BE!TcTHóþcEèõ ячеек памяти блока 2, индексов этих работ из соответст— вующих ячеек памяти блока 3 и кодов соответствующих строк матриць. смеж— ности графа, записанньгх в блоке 5, а также выдачу сигнала через элемент

ИЛИ 18 блока 1 на первый вход блока

20 элементов И. При этом в регистр

4 записывается код соответствующей строки матрицы смежности графа, длительность соответствующей работы записывается в регистр 22, индекс соответствующей работы — в регистр 23, а в сумматоре 25 — их суммарное значение.

По сигналам, вырабатываемым на выходах дешифратора 10, начиная со второго выхода осуществляется после= довательный опрос разрядов регистра

При обнаружении "1" в каком-либо разряде поступает сигнал на считывание индекса работы из соответствующей ячейки блока 3. Кроме того, через элемент ИЛИ 19 сигнал поступает на первый вход блока 21, обеспечивая запись поступающего с выхода блока

3 индекса -.àáîòû в регистр 24, Если поступающее с выхода регистра 25 число больше числа, поступающего с выхода регистра 24„ схема !6 сравнения выдает сигнал на второй вход блока

17 элементов И. По сигналу, постугающему с выхода блока 12 на. третий вход блоха 17 элементов И, информац- я с выхода сумматора 25 поступает, па и-ia:oðìапионный вход блока 3 и записывается B соответствуюшую ячейку памяти cooòíåòcòâåíío cûãêþ ó на адресном вхо,це.

После окончания последовательного считывания всех ячеек памяти блока 5 в ячейках памяти блока 3 будут запи— саны индексы всех работ. При поступлении сигналов с последних выходов дешифраторов 1С и !1 <а оба выхода элемента И 15 сигнал с его выхода проходит на нулевой вход триггера 13,. закрывающего элемент И 14 для прохождения импульсов генератора 7, и на выхсд окончания работы устройства

Фо рмула из о бpc Tения

Устройство, ;ля моделирования сетевого графика, содержащее блок упl241 равления, арифметический блок, блок памяти длительности работ, блок памяти индексов работ и регистр, выход которого соединен с входом считыва— ния блока памяти индексов работ, о т -5 л и ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия,в устройство введен блок памяти матрицы смежности графа, блок управления состоит из генератора импульсов, первого и второго счетчиков, первого и второго дешифраторов, блока задержки, триггера, первого и второго элементов И, арифметический блок состоит из схемы срав4 нения, первого, второго и третьего блоков элементов И, первого и второго элементов ИЛИ, первого, второго, третьего регистров и сумматора, причем в блоке управления единичный 20 вход триггера является пусковым входом устройства, выход триггера подключен к первому, а выход генератора импульсов — к второму входам перво— го элемента И, выход которого соеди-. 25 нен со счетным входом первого счетчика, выход которого подключен к входу первого дешифратора, первый выход которого соединен со счетным входом второго счетчика, выход кото- 30 рого подключен к входу второго дешифратора, выходы первого.дешифратора, начиная с второго, соединены с входами блока задержки, последние выходы первого и второго дешифраторов подключены к первому и второму входам второго элемента.И соответственно, выход которого объединен с нуле— вым входом триггера и является выходом окончания работы устройства, в щ0 арифметическом блоке выходы первого

253 ° c$

:и второго элементов ИЛИ соединены с первым входами соответственно второго и третьего блоков элементов И, выходы которых подключены кинформационным входам соответственно второго и третьего регистров, выход первого регистра соединен с первым, выход второго регистра с вторым вхо1 дами сумматора, выход которого подключен к первому входу первого блока элементов И и первому входу схемы сравнения, второй вход и выход которой соединены соответственно с выходом третьего регистра и вторым входом первого блока элементов И, разрядный выход второго дешифратора блока управления подключен к адресным входам блока памяти матрицы смежности графа, блока памяти длительности работ, блока памяти индексов работ и к входу первого элемента ИЛИ арифметического блока, разрядный выход первого.дешифратора блока управления соединен с входом считывания, а выход блока памяти матрицы смежности графа — с информационными входами регистра, выход блока задержки блока управления подключен к третьему входу первого блока элементов И арифмети= ческого блока, выход регистра соеди-нен с входом второго элемента ИЛИ арифметического блока, выход блока памяти длительности работ,; подключен к информационному входупервого регистра арифметического блока, а информационные вход и выход блока памяти индексов работ соединены соответственно с выходом первого блока элементов Ии вторыми входами второго и третьего блоков элементов арифметического блока.

1241253

Дие. 2

Фиг. 3

Составитель А.Шереыков

Редактор Л.Пчелинская Техред В.Кадар

Корректор .О.Луговая

Заказ 3601/45 Тираж 671 ,ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, NocKBa, Ж,35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4