Устройство для диспетчеризации заявок

 

Изобретение относится к вычислительной технике и может быть использовано при обслуживании потока заявок в многопроцессорных вычислительных системах. Цель изобретения - повышение быстродействия устройства при обслуживании срочных заявок.Новым в устройстве является использование триггеров запуска и управления сдвигом, группы элементов ИЛИ-НЕ, элемента ИЛИ-НЕ, двух элементов И, (S-1) блоков элементов И первой и второй групп (S - число заяа,ок),блока элементов ИЛИ, генератора импуль- .сов, блока выбора заявок, содержащего три группы элементов И, две группы элементов ИЛИ, регистр состояния процессоров, две группы элементов запрета , группу схем сравнения, элемент ИЛИ-НЕ, два элемента задержки, два одновибратора, два элемента ИЛИ, регистр выбора заявки, дифференцирующий элемент, триггер управления,элемент И, и связей перечисленных элементов и узлов, что обеспечивает достижение цели изобретения. 2 ил. i (Л ю 4;аь 00 « 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1247373 (51)4 G 06 F 9/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3851838/24-24 (22) 04.02.85 (46) 30,07 .86. Бюл. № 28 (72) А.Х. Ганитулин и В.Г. Попов (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 866560, кл. G 06 F 9/46, 1981.

Авторское свидетельство СССР

¹ 1095181, кл. G 06 F 9 /46, 1984. вым в устройстве является использование триггеров запуска и управления сдвигом, группы элементов ИЛИ-НЕ, элемента ИЛИ-НЕ, двух элементов И, (S-1) блоков элементов И первой и второй групп (S — число заявок),блока элементов ИЛИ, генератора импуль.сов, блока выбора заявок, содержащего три группы элементов И, две группы элементов ИЛИ, регистр состояния процессоров, две группы элементов запрета, группу схем сравнения, элемент ИЛИ-НЕ, два элемента задержки, два одновибратора, два элемента ИЛИ, регистр выбора заявки, дифференцирующий элемент, триггер управления,элемент И, и связей перечисленных элементов и узлов, что обеспечивает достижение цели изобретения. 2 ил..

/ (54) УСТРОЙСТВО ДЛЯ ДИСПЕТЧЕРИЗАЦИИ

ЗАЯВОК (57) Изобретение относится к вычислительной технике и может быть использовано при обслуживании потока заявок в многопроцессорных вычислительных системах. Цель изобретения— повышение быстродействия устройства при обслуживании срочных заявок.НоОПИСАНИЕ ИЗОБРЕТЕНИЯ 13 „. 13

И ДBTOPCHOMY СВИДЕТЕЛЬСТВУ ИЛИ 7". . .

12.478

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных ЭВМ для распределения задач между процессорамй. 5

Цель изобретения — повьппение быстродействия устройства при обслуживании срочных заявок.

На фиг.1 приведена структурная схема устройства; на фиг.2 — струк- 10 турная схема блока .выбора заявки.

Устройство (фиг.1) содержит группу регистров хранения 1, блок 2 выбора заявки, группу элементов И З,группу элементов ИЛИ 4, группу злемен- 15 тов ИЛИ-НЕ 5, элемент И 6, группу элементов И 7, элемент ИЛИ 8, элемент задержки;9, триггер запуска 10, генератор импульсов 11, элемент И 12, элемент ИЛИ 13, элемент задержки 14, 2О элемент И 15, элемент И 16, триггер управления сдвигом 17, элемент. И 18, группу .блоков элементов И 19, регистр сдвига 20, группу блоков элементов И 21, элемент задержки 22, элемент ИЛИ-НЕ 23, регистр готовности процессоров 24, группу элементов И 25, группу блоков элементов И 26, группу элементов ИЛИ 27, элемент И 28, триггер режима 29, элемент ИЛИ 30, группу сигнальных входов 31 устройства, группу информационных выходов 32 устройства, вход режима 33 устройства, вход режима 34 устройства, входы 35-37 блока выбора заявки, выход 38 блока выбора заявки, управляющий вход 39 блока выбора заявки, групп выходов

40 блока выбора заявки, группу информационных входов 41 блока выбора заявки, выход 42 блока выбора заявки, группу сигнальных входов 43 блока выбора заявки, управляющий вход

44 выбора заявки, вход запуска 45 устройства, вход 46 останова устройства; информационный вход 47 устройства.

Блок выбора заявки (фиг.2) содержит одновибратор 48,, элемент задержки 49, элемент И 50, группу схем 50 сравнения 51, триггер управления 52, элемент KIH-ÍÅ 53, группу элементов запрета 54, группу элементов запрета 55, группу элементов ИЛИ 56, дифференцирующий элемент 57, элемент 55 задержки 58, группу элементов И 59, элемент ИЛИ 60, регистр 61, элемент ИЛИ 62, одновибратор 63,группу

73 2 элементов И 64, группу элементов ИЛИ

65, регистр 66 н группу элементов

И 67.

Устройство работает следующим образом.

Исходное состояние устройства характеризуется тем, что триггер 10, триггер 29, триггер 52, триггер 17, регистры 1, регистры сдвига 20, регистр 46, регистр 61 установлены в нулевое состояние (не показано).

Работа устройства начинается по сигналу запуска, поступающему по входу 45 и устанавливающему в состояние "1" триггер 10.

Устройство может работать в одном из двух режимов: обслуживание заявок в порядке поступления по алгоритму "Первым пришел — первым обслужен" и обслуживание срочных заявок при наличии потребного числа свободных процессоров.

В обоих режимах, выбор которого производится установкой в состояние

"1" либо "0" соответственно триггера 52 .по входам 34 и 33, вначале заполняется заявками группа регистров 1. Каждая заявка содержит код номера задачи и код количества потребных для решения задачи процессоров и поступает по входу 47 в первый регистр 1 хранения группы. Заявки последовательно заполняют всю группу регистров 1.

В первом режиме после того, как код числа потребных процессоров окажется в регистре сдвига 20, начинается распределение свободных процессоров задаче. Сигналы готовности от свободных процессоров поступают по входам 31 в соответствующие разряды регистра 24. Код числа потребных процессоров указывается в смежных младших разрядах регистра сдвига позиционно.

Во втором режиме после заполнения заявками регистров 1 в блоке выбора заявки 2 производится анализ числа свободных процессов на момент распределения, достаточного для решения задачи. При этом возможны следующие случаи: число свободных процессоров равно числу потребных для одной, либо

О нескольких задач, число свободных процессоров больше числа потребных для любой из задач.

В первом случае, когда в регистрах 1 содержится только одна заявка, 1247873 4

Элементы И 7 группы при этом открыты единичными сигналами с выходов элементов ИЛИ-НЕ 5 группы.

Как только последняя заявка окажет- 40 ся в последнем регистре 1, с выхода последнего элемента ИЛИ-НЕ 5 группы снимается единичный сигнал.

Через некоторое время, определяемое элементов задержки 9, код числа потребных процессоров через открытые единичным сигналом с выхода элемента ИЛИ-НЕ 23 элементы И 49 принимается в регистр сдвига 20.Одновременно триггер 29 устанавливается в состояние

"О". Время задержки элементом 9 выбирается так, чтобы к моменту появления задержанного тактового импульса на первых входах элементов И 19 через элемент ИЛИ 13 на группах 55 входов элементов И 19> завершились, переходные процессы в регистре 1> .

После приема кода в регистр сдвига для которой число потребных процессоров в точности равно числу свободных, она передается для распределения. Когда же число свободных про-. цессоров в точности равно числу потребных для нескольких заявок, то на обслуживание выбирается пришедшая из них первая.

Во втором случае аналогично на обслуживание принимается заявка, при- 10 шедшая первой.

В первом режиме устройство работает следующим образом.

В режиме обслуживания в порядке поступления триггер управления 52 .15 блока выбора заявки 2 установлен в состояние "О" сигналом по входу 33.

Этим же сигналом через элемент ИЛИ 60 устанавливаются в состояние "О" регистр 61. Так как регистр сдвига

20 находится в нулевом состоянии, то единичным сигналом с выхода элемента ИЛИ-НЕ 23 открыты по вторым входам элемент И Ь и блоки элемента И 19. Так как на первом входе эле- 25 мента И 6 имеется единичный сигнал с нулевого выхода триггера 52, то элемент И 6 открыт. Единичным сигналом с выхода элемента И 6 через элемент ИЛИ 8 открыт элемент И 28. По Зр тактовым сигналам с выхода открытого элемента И 12, поступающим через первый элемент И 7 группы, заявки со входа 47 последовательно перемещаются из первого регистра 1 до последнего.

20 единичный сигнал с выхода элемента ИЛИ-НЕ 23 снимается. При этом закрываются элементы И 6 и И 19,запрещая прохождение очередного тактового импульса генератора 11 через элемент И 28, а по инверсному входу открывается элемент И 16.

По очередному импульсу генератора

11 через открытый элемент И 16 и элемент ИЛИ 30 устанавливается в состояние "1" триггер управления сдвигом 17. Через некоторое время, определяемое элементом задержки 14, задержанный импульс через открытый элемент И 18 поступает на вход сдвига регистра сдвига 20 через элемент задержки 22. Время задержки элементов задержки 14 выбирается, исходя из времени переходных процессов в элементах И 16, ИЛИ 30 и триггере

17, а элемента задержки 22, исходя из времени переходных процессов в регистре сдвига 20 и элементе ИЛИ-НЕ 23 ..

После поступления кода квличества потребных процессоров в регистр сдвига 20 и наличии сигналов готовности от свободных процессоров в регистре 25, открываются соответствующие элементы И 25.

По завершении установки триггера

17 в состояние "1" задержанным импульсов через элементы И 21 код номера задачи через открытые элементы И 26 поступает в соответствующие группы выходов 32 и передается на обслуживание соответствующему процессору. Одновременно выходными сигна/ лами элементов ИЛИ 27 устанавливаются в состояние "0" соответствующие разряды регистров 20 и 24 ° По очередному тактовому сигналу через не1 которое время задержки, определяемое элементов задержки 22, задержанный импульс поступает на вход сдвига регистра 20 и на первый вход элемента И 15. Если все разряды регистра 20 установлены в "0", что означает выделение требуемого числа процессоров, то этим импульсом устанавливается в состояние. "0" триггер 17 ° В противном случае производится циклический сдвиг кода в регистре 20 в сторону старших разря- . дов. По очередному тактовому импульсу производится выдача кода номера задачи через те элементы И 26, для которых формируются единичные сигналы элементами И 25. В дальней1247873 шем работа устройства аналогична.

Заявка будет находиться на обслуживании до тех пор, пока задаче не будет выделено требуемое число про" цессоров, т.е. когда все разряды регистра сдвига 20 не будут установлены в состояние "0 . При этом на выходе элемента ИЛИ-НЕ 23 сформируется единичный сигнал, разрешающий прохождение очередного тактового сигнала через элемент И 28,, по которому очередная заявка по входу 47 принимается в регистр осуществляется перемещение заявок в очереди и очередная заявка оказывается в регистре 1, код количества.процессоров которой принимается в регистр сдвига. В дальнейшем работа устройства аналогична.

Во втором режиме устройство работает следующим образом.

При необходимости изменения режима работы устройства по входу

46 поступает сигнал останова, устанавливающий триггер 10 в состояние 0 . Затем устройство приводится в исходное состояние, по входу 34 выдается сигнал, устанавливающий триггер управления 52 в состояние

"1", а по входу 45 — сигнал запуска, определяющий начало работы устройства.

Формирование очереди заявок в этом режиме производится аналогично рассмотренному. Отличие состоит в том, что перемещение заявок в очереди происходит до тех пор, пока поступившая первой заявка не окажется в регистре 1з . При этом ну. левым сигна,пом с выхода элемента ИЛИ-НЕ 5 через элемент ИЛИ 8 закрывается элемент И 28, прекращая поступление тактовых сигналов для перемещения заявок в регистрах 1.

Элемент И 6 в данном режиме закрыт ,нулевым сигналом с нулевого выхода триггера 52 блока выбора заявки 2, а триггер режима 29 установлен в состояние "0". Заявка на входе 47 сохраняется.

По очередному тактовому сигналу, поступающему по входу 35 в блок выбора заявки, производится набор заявки из очереди, которой на данный момент число свободных процессоров достаточно для решения задачи следующим образом.

55 менты 55. Единичный сигнал с выхода

Так как триггер 52 блока. выбора заявки установлен в состояние "1" (фиг.2), в регистре 1 находится заявка, означающая наличие заявок в очереди, т.е. на выходе элемента ИЛИ-НЕ 5 сформирован нулевой сигнал, триггер 29 установлен в состояние "0", триггер 17 также находится в состоянии "О", то элемент И 50 открыт. При этом по очередному тактовому сигналу, поступающему по входу .35 в блок выбора заявки 2, позиционный код числа свободных процессоров из регистра 24 по входам 43 через элементы И 64, ИЛИ 65 принимается в регистр 66.

Одновременно запускается через элемент 49 одновибратора 48.Время задержки элементом 49 определяется временем переходных процессов в элементах И 64, И 65 и регистре 66.

Пусть в регистр 66 принят следующий позиционный код 1...101.

Так как элемент И 67„„ открыт единичными сигналами по первому входу с нулевого выхода триггера

66„„, а по третьему входу с единичного выхода триггера 66„, то единичным сигналом с выхода элемента И 66 „ q устанавливается в состояние "О" триггер 66,, а в "t триггер 66, „ . При этом, так как все предыдущие разряды регистра 66 установлены в " 1", то в регистре

66 фиксируется код 1 ° ..110. Отсюда длительность импульса одновибратора

48 должна быть не менее времени передачи единицы из К-го разряда регистра 66 в его первый разряд, т.е. при наличии кода 0...001.

Выходные сигналы регистра 66 поступают на первые входы всех схем, сравнения 51, на вторые входы которых передаются по входам 41 коды количества процессоров иэ соответствующих регистров 1.

Пусть в первой и S îé схемах сравнения 51 сформированы сигналы на выходах "Равно". При этом единичным сигналом с выхода "Равно схемы сравнения 5 1 закрываются по инверсЫ ным входам все элементы запрета 54, а через элемент ИЛИ-НЕ 53 — все эле"Равно" схемы 51, кроме того, поступает на первый вход элемента ИЛИ 56 .

1247873

По заднему фронту импульса од- новибратора 48 дифференцирующий элемент 57 формирует сигнал, запускающий одновибратор 63, длительность выходного сигнала которого устанавливается в пределах надежного срабатывания триггера регистра 61.

По импульсу одновибратора 63 триггер 61 устанавливается в сос" тояние "1" через открытый элемент И 598 Единичным сигналом через элемент ИЛИ 62 по выходу 40з открываются элементы И 19, И 21, а по первому входу — элемент И 3>.

Через некоторое время, определя.— емое элементом задержки 58 и устанавливаемому по времени переходных процессов в элементах И 59, регистре 61, элементе ИЛИ 62, код количества процессоров из регистра 1 через элементы И 19 передается в регистр сдвига 20. Одновременно сигналом с выхода элемента задержки

58 через элемент ИЛИ 30 устанавливается в состояние "1" триггер 17, тем самым блокируется воздействие очередного тактового импульса по входу 35 блока выбора заявки 2.

По очередному тактовому сигналу через элемент И 18 производится передача кода номера задачи иэ регистра 1с через открытые элементы И 21„ и соответствующие элементы И 26 на выходы 32. Одновре.менно производится установка.в состояние "0" одноименных возбужценных разрядов регистра 20 и 24.

Так как после сброса разрядов регистра сдвига для рассматриваемого примера К-ый разряд регистра сдвига 20 остается в состоянии I1 11

1, то триггер 17 остается в состоянии "1", а в регистре 20 производится циклический сдвиг кода в строку старших разрядов. При этом после сдвига происходит совпадение единичных значений на элементе И 25„, разрешающее передачу кода номера задачи на выходы 32 и устанавливающее в состояние "0" К-ые разряды регистров 20 и 24.

По очередному тактовому сигналу устанавливается в "0" триггер 17 через элемент И 15. При этом одновременно с установкой в "0" триг- гера 17 устанавливается в состояние

"0" регистр 1, а триггер 29 — в состояние "t".

Таким образом, из двух заявок, для которых требуемое число процес" соров оказалось равным, на обслуживание выбирается заявка, поступившая первой из нйх.

Если выходные сигналы с выходов

1п "Равно" всех схем сравнения 51 равны нулю, то разрешается выбор заявки, для которой число процессоров меньше числа свободных на момент распределения. При этом выбор заявки

15 обеспечивается аналогично, но элементами запрета 55 так, что на обслуживание выбирается заявка, поступившая первой.

После завершения распределения

2О процессоров по очередному тактовому импульсу производится перемещение заявки в очереди включительно до того регистра, состояние которого после распределения оказалась ну25 левым.

Пусть после обслуживания очередной заявки регистр 1 „ установлен в состояние "0".

Так как по окончании распределения процессоров триггер 29 установлен в состояние "1" сигналом с выхода элемента И 15, то сигналом с единичного его выхода через элемент ИЛИ 8 открывается элемент И 28, а сигналом с нулевого выхода блокируется работа блока выбора заявки 2 по входу 39. Одновременно устанавливается в "0" регистр 1э<.

По очередному тактовому сигналу происходит перемещение заявок до регистр 1 „ включительно, а в регистре 1< сохраняется его прежнее значение, так как элемент И 7 закрыт нулевыми сигналами с выходов

4> элемента ИЛУ -НЕ 5 и элемента И 6.

Так как через элемент задержки

9 триггер 29 устанавливается в "0", то по очередному тактовому сигналу запускается блок выбора заявки и работа устройства в дальнейшем аналогична рассмотренной.

Формула изобретения

Устройство для диспетчеризации заявок, содержащее группу регистров хранения, три группы элементов И, регистр сдвига, триггер режима, че1247873

10 тыре элемента И, группу элементов ИЛИ, три элемента задержки, первую группу блоков элементов И, вторую группу блоков элементов И, три элемен- 5 та ИЛИ и регистр готовности процессоров, группа информационных входон которого соединена с группой входов готовности устройства, тактовый вход каждого регистра хранения груп- 1О пы, кроме последнего, соединен с выходом одноименного элемента И первой группы, первая и вторая группы информационных выходов каждого регистра хранения группы, кроме последнего, соединены с первой и второй группами информационных входов последующего регистра хранения группы, первый вход каждого элемента И первой группы, кроме первого и последнего, соединен с выходом последующего элемента И этой группы,вьгхо, ды блоков элементов И первой групL пы соединены с группой информационных выходов устройства, каждый выход регистра сдвига соединен с первым входом одноименного элемента И второй группы, выход первого элемента ИЛИ соединен с первыми входами блоков элементов И второй груп- М пы, первая группа выходов последнего регистра хранения группы соединена с группой входов первого блока элементов И третьей группы, вторая группа выходов последнего perèñòðà З хранения группы соединена с группой входов первого блока элементов И второй группы, единичный выход триггера режима подключен к . первому входу второго элемента ИЛИ, 4Q первый вход первого элемента И соединен с инверсным нходсм второго элемента И, выход которого ггодключен к первому нходу третьего элемента ИЛИ, о т л и ч а ю щ е е с я 45 тем, что, с целью повышения быстродействия при обслуживании срочных заявок, в него введены триггер запуска, группа элементов ИЛИ-НЕ, третья группа блоков элементон И, о триггер управления сдвигом,, элемент ИЛИ-НЕ, вторая группа элементов ИЛИ, блок выбора заявки; пятый и шестой элементы И, генератор импульсов, выход которого подключен 55 к первому нходу третьего элемента И, второй вход которого соединен с < диничным выходом триггера запуска, единичный и нулевые входы которого являются саотнетственно входом запуска и останова устройства, ныход третьего элемента И соединен с первым входом четвертоro элемента И, прямым входом второго элемента И, через второй элемент задержки с первым входом пятого элемента И и непосредственно с первым входом разрешения приема информации блока выбора заявки, группа выходов кода количества процессоров х-го регистра хранения группы, где i = 1,2,,...,S (где S — количество регистров хранения группы) подключена к входам i-ro элемента ИЛИ-НЕ группы, - и вход j --ro элемента ИЛИ первой группы, где j = 1,?,...,$-1, j — 3 + 1, ° . ° 2,1, подключен к выходу j-ro элемента ИЛИ-НЕ группы, выход S†- гс элемента ИЛИ-НЕ группы соединен с входом запрета приема информации блока вь .бора заянки, с первым входом S-го элемента ИЛИ первой группы и с вторым входом второго элемента ИЛИ, третий вход которого соединен с вторым входом

S-го элемента ИЛИ первой группы и с выходом шестого элемента И, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход которого подключен через второй элемент задержки к нулевому входу триггера режима и первому входу первого элемента ИЛИ и непосредственно к первому входу первого элемента И первой группы и к первому входу последнего элемента И первой группы, выход которого соединен с тактовым входом последнего регистра хранения группы, выход i-ro элемента ИЛИ-НЕ группы подключен к второму входу i-га элемента И второй группы., вторая группа выходов j-го регистра хранения группы подключена к группе входов t-1с блока элементов И второй группы, где == S — j + 1, первая группа выходов j — ro регистра хранения группы подключена к группе входов t-гс блока элементов И третьей группы, выходы блоков элементов И третьей группы объединенЫ и подключены к группам входов блоков элекентон И первой группы, ныходы элементов И первой группы соединены с вторыми входами соответствующих эле1247873 ментов И первой группы, выходы блоков элементов И второй группы объединены и подключены к информационным входам регистра сдвига, выходы которого соединены с входами элемента ИЛИ-НЕ, выход которого подключен к инверсному входу второго элемента И, к первому входу шестого элемента И, к вторым управляющим входам блоков элементов И второй группы, вход регистра сдвига соединен с выходом третьего элемента задержки и с вторым входом первого элемента И, выход которого подключен к единичному входу триггера ре жима, к первым и вторым входам элементов И третьей группы, к входу сброса выходной информации блока выбора заявки и к нулевому входу.триггера управления сдвигом, единичный вход которого соединен с выходом третьего элемента ИЛИ, единичный вход которого соединен с выходом третьего элемента ИЛИ, единичный выход триггера управления сдвигом соединен с вторым входом пятого элемента И, выход которого подключен к первым управляющим входам элементов И всех блоков третьей группы и к входу третьего элемента задержки, нулевой выход триггера режима подключен к второму входу разрешения приема информации блока выбора заявки, нулевой выход триггера управления сдвигом соединен с вторым входом разрешения приема информации блока выбора заявки, выходы

1-ro блока элементов И первой группы, где 1 = 1,2. ..К (К вЂ” количество процессоров), подключены к входам 1-го элемента ИЛИ второй группы, выходы которых соединены с входами установки в "О" 1-х разрядов регистра сдвига и регистра готовности процессоров, выход 1-го разряда регистра готовности процессоров соединен с вторым входом 1-ro элемента И второй группы и с 1-м входом группы кодовых входов блока выборки заявки, второй вход первого элемента ИЛИ подключен ко второму входу третьего элемента ИЛИ и к первому выходу блока выбора заявки, второй выход которого подключен ко второму входу шестоro элемента И, i-й выход группы выходов блока выбора заявки сое динен с третьими управляющими вхоЗ5 .и седьмым управляющими входами бло5

55 дами (S-i+1)-ro блока второй группы, с вторыми управляющими входами (S-i+1)-го блока третьей группы и со вторым входом i-ro элемента И третьей группы, выход которого под-. ключен к входу установки в "О" i-го регистра хранения группы, первая группа выходов i-ro регистра хранения группы соединена с i-ой группой информационных входов блока выбора заявки, группы информационных вхо.дов первого регистра хранения группы подключены к информационному входу устройства, входы запуска и останова блока выбора заявки являются первым и вторым входами режима устройства соответственно, выход каждого элемента И второй группы соединен с управляющим входом одноименного блока элементов И первой группы, причем блок выбора заявки содержит три группы элементов И, две группы элементов ИЛИ, первый регистр, группу схем сравнения, элемент ИЛИ-НЕ, две группы элементов запрета, два элемента задержки,два одновибратора, два элемента ИЛИ, второй регистр, дифференцирующий элемент, триггер управления и элемент И, первый прямой вход которого подключен к единичному выходу триггера управления, единичный и нулевой входы которого являются шестым ка, нулевой выход триггера управления подключен к первому входу первого элемента ИЛИ и является вторым выходом блока, второй прямой вход элемента И является управляющим входом блока, третий прямой выход элемента И является первым управляющим входом блока, инверсный вход элемента И является вторым управляющим входом блока, четвертый прямой вход элемента И является четвертым управляющим входом блока, выход элемента И соединен с первыми входами элементов И первой группы и через первый элемент задержки — с входом первого одновибратора, выход которого подключен через дифференцирующий элемент к входу второго одновибратора и к первым входам элементов И второй группы, вторые входы элементов И первой группы подключены к соответствующим входам группы сигнальных входов блока, выход Р -ro эле124737д!

4 мента И первой группы, где P = 1, 2, ° ..,K --1, соединен с первым входом

P-ro элемента ИЛИ первой группы, выход которого подключен к единичному входу P --ro триггера первого регистра, выход К -го элемента И первой группы подключен к единичному входу

K-ro триггера первого регистра, нулевой выход P-ro триггера первого ре- 1О гистра соединен с первым входом P-го элемента И второй группы, третий вход которого соединен с единичным выходом (Р +1)-го триггера первого регистра, выход j-ro элемента И первой группы соединен с вторым входом

j-го элемента ИЛИ первой группы и с нулевым входом (j+1)-го триггера первого регистра, единичные выходы первого регистра подключены к пер- 20 вым группам входов схем сравнения группы, вторая группа входов i.-й схемы сравнения группы подключены к

i-й группе информационных входов блока, выход "Равно" j-й схемы срав- 25 нения соединен с прямым входом 1-го элемента запрета первой группы, -й инверсный вход j-ro элемента запрета первой группы, где Z = 1,2,...,S j соединен с выходом "Равно" - -й дц схемы сравнения группы, выход схем сравнения группы подключены к входам элемента ИЛИ-НЕ, выход которого соединен с управляющими входами элементов запрета второй группы, выход

"Больше" i-й схемы сравнения группы соединен с прямым входом i-го элемента запрета второй группы, m-й инверсный вход j-ro элемента запрета второй группы, где m = f 2,..., S-j подключен к выходу "Больше"

m-й схемы сравнения, выход "Равно"

S-й схемы сравнения соединен с первым входом S-ro элемента ИЛИ второй группы, выход j-го элемента запрета первой группы соединен с первым входом j-го элемента ИЛИ второй группы, выход i-ro элемента запрета второй группы соединен с вторым входом i-го элемента ИЛИ второй группы, выход которого подключен к первому входу 1-ro элемента И третьей группы, вторые входы элементов И третьей группы подключены к выходу второго одновибратора и через второй элемент задержки - к первому выходу блока, выход i-ro элемента И третьей группы соединен с единичным входом i-гр триггера второго регистра, нулевые входы триггеров второго регистра под ключены к выходу второго элемента ИЛИ,, первый вход которого соединен с третьим управляющим входом блока, единичный выход j-ro триггера второго регистра подключен к j-му выходу группы выходов блока, единичный выход S-го триггера второго регистра соединен с вторым входом первого элемента ИЛИ, выход которого подключен к S-му выходу группы выходов блока.

1247873

1247873

Составитель М. Кудряшев

Техред Э.Чюкмар Корректор М. Самборская

Редактор И. Сегляник

Заказ 4127/49

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4