Аналого-цифровой вычислитель логарифмической функции

 

Изобретение относится к области автоматики и вычислительной техники. Вычислитель содержит вьтчитающий узел, цифроаналоговый преобразователь,сумматор аргумента, сумматор по модулю два, нуль-орган, блок сдвига,блок памяти, сумматор функции, сумматор, приоритетный блок, блок пороговых элеме;нтов, приоритетный шифратор и блок синхронизации. Повьппение быстродействия и расширение частотного диапазона обрабатываемых сигналов достигается на основе использования переменного шага уравновешивания входного аналогового сигнала, что позволяет обеспечить вычисление значений аргумента и функции с точностью до младшего разряда 2 (п-разрядность вычислителя ) за время не более 3 п тактов работы вычислителя. 1 ил. с $ (Л 1ЧЭ J СО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

13, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Р4 А <

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3863974/24-24 (22) 27. 02. 85 (46) 30. 07. 86. Бюл. У 28 (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (72) Л. Г. Козлов (53) 681.335(088.8) (56) Авторское свидетельство СССР

М - 858011, кл, G 06 G 7/24, 1979.

Авторское свидетельство СССР

У 955110, кл. G 06 G 7/24, 1981

Введение в кибернетическую технику. Обработка физической информации.

Под общей редакцией Б.Н.Малиновского Киев: Наукова думка, 1979, с.)66168, рис. 67. (54) АНАЛОГО-ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬ

ЛОГАРИФМИЧЕСКОЙ ФУНКЦИИ

„„SU„„1247904 д1

yg 4 С 06 G 7/24, G 06 Р 7/556 (57) Изобретение относится к области автоматики и вычислительной техники.

Вычислитель содержит вычитающий узел, цифроаналоговый преобразователь,сумматор аргумента, сумматор по модулю два, нуль-орган, блок сдвига, блок памяти, сумматор функции, сумматор, приоритетный блок,блокпороговых элементов, приоритетный шифратори блок синхронизации. Повышение быстродействия и расширение частотного диапазона обрабатываемых сигналов достигается на основе использования переменного шага уравновешивания входного аналогового сигнала, что позволяет обеспечить вычисление значений аргумента и функции с точностью до младшего разряда 2 (п-разрядность вычислителя) за время не более 3 и тактов работы вычислителя. 1 ил.

1 124

Изобретение относится к автоматике и вычислительной технике и может найти применение в управляющих системах и гибридных вычислительных. устройствах для вычисления в следящем режиме логарифмической функции (1 + х) от аналогового сигчала и с представлением результата в цифровой форме.

Целью изобретения является noBbl шение быстродействия и расширение частотного диапазона обрабатываемых сигналов.

На чертеже изображена блок-схеМа аналого-цифрового вычислителя лога †рифмической функции.

Аналого-цифровой вычислитель логарифмической функции содержит вычитающий узел 1, цифроаналоговый преобразователь 2, сумматор 3 аргумента, сумматор по модулю два 4,нульорган 5, блок 6 сдвига, блок 7 памяти, сумматор 8 функции, сумматор 9, приоритетный блок 10, блок 11 пороговых элементов, приоритетный шифратор

12, блок 13 синхронизации„ информационный вход 14, выходы 15 вычислите.ля и вход 16 запуска.

Вычислитель работает следующим образом.

Перед началом работы на вход I6 подается сигнал, который обнуляет сумматор 8 функции и устанавливает код "1" в сумматор 3 аргумента, т.е. п разрядов (где n — разрядность преобразователя 2) младший и и разрядов старшей части сумматора 3 обнуляются, а в младший разряд целой части этого сумматора заносится единица.

Таким образом, для нулевого значения аргумента х = 0 сумматор 3 аргумента устанавливается в единичное значение, так как вычисляется функция У„ (1-х,) для /х/ (1. Блок 7 памяти содержит 4 и слов для выбранной разрядности устройства п,причем в первой половине (странице) блока

7 памяти записаны коды функции In (i + х) для значений аргумента

1 х=2, i= i,2,...,n,аво второй половине этого блока записа. ны коды функции In (1 — х) для тех же значений аргумента, Адресация к той же или иной половине блока памяти осуществляется сигналом с выхода нуль-органа 5 (первый адресный разряд блока 7), а адресация внутри каждой половины блока 7 происходит

7904 2

2с

50 да (позиционный код). В этом же так цы из кода старших и разрядов числа в сумматоре 3 аргумента и двоичное кодирование его номера. В качестве шифратора 12 может использоваться

Q0 по сигналам с выхода знакового разряда сумматора 9 (второй адресный разряд блока 7) и с остальных выходов сумматора 9 (младшие разряды адреса блока 7).

Сигнал, поступающий по входу 16, запускает блок 13 синхронизации, который выдает три серии и импульсов основная серия — по третьему выходу, задержанная на время (,) переходного процесса в приоритетном блоке 10, кодирующем элементе 12 и сумматоре 9 — по первому выходу и вторая, задержанная на время () переходного процесса в сумматоре 3 аргумента и блоке 7 памяти — по второму выходу блока 13.

Напряжение (Л U) рассогласования (между входным напряжением аналогового сигнала (1+х) по входу 14 и напряжением. обратной связи с выхода цифроаналогового преобразователя 2 с выхода вычнтающего узла 1 подается на вход нуль †орга 5 и входы блока

11 пороговых элементов. Пороговые элементы блока 11 срабатывают при достижении напряжением рассогласования значений порогов, на которые настроены соответствующие пороговые элементы (например, по двоичному заП вЂ” 1 кону: 1, 2, 4,..., 2 условных единиц младшего разряда 2 сумматора 8 функции) . В первом такте приоритетный блок 10 в момент времени, определяемые тактовыми импульсами с третьего выхода блока синхронизации, определяет старший по весу пороговый элемент блока 11 из числа сработавших и выдает сигнал на соответствующие выходы, где формируется номер позиции (разряда) в котором находится единица в позиционном коде старшего сработавшего порогового элемента блока 11. Этот позиционный двоичный код представляет собой приращения входного сигнала, округленные до значения, кратного степени двойки, т. е. представляют собой одну единицу в соответствующем разряде коте шифратор 12 определяет аналогичным образом номер старшей единицы в коде сумматора 3 аргумента, т.е. производится выделение старшей едини3 стандартная микросхема типа 100 ИВ

165 или К 500 ИВ 165 — кодирующий элемент с приоритетом. Из двоичного кода номера позиции с выходов приоритетного блока 10 вычитается код, сформированный шифратором 12, и результат поступает на входы управления сдвигом блока 6 сдвига, который осуществляет передачу содержимого сумматора 3 аргумента на вход того же сумматора 3 со сдвигом на соответствующее число разрядов для суммирования или вычитания с предыдущим значением функции, причем выбор операции суммирования или вычитания производится сумматором 4 по модулю два в зависимости от знака приращения U поступающего с выхода нуль-органа 5, и знака сумматора 3 аргумента функции, т.е. производится операция суммирования, если оба эти знака одинаковы, или операция вычитания для разных знаков, причем операция эта выполняется во втором такте в моменты времени, определяемые тактовыми импульсами с первого выхода блока синхронизации 13, задержанными относительно первого выхода блока синхронизации 13, задержанными относительно первой основной

:серии на время, . По этой же серии производится считывание с блока 7 кода фчнк4ии I (1 + ь х) ячеикир адрес которой определяется знаком приращения с выхода нуль-органа 5 (выбирается соответствующая половина блока памяти, где записана функция

1п (1 + Ах) или In (1 — Ах) в качестве старшего разряда адреса и кодом с выхода сумматора 9 в качестве младших разрядов адреса, причем знаковый разряд сумматора 9 подается на вход второго адресного разряда блока памяти 7 т.е. для приращения сигнала х

=+2 выбирается функция In (i +

+ 2 ), записанная по адресу i в соответствующей половине блока памяти

7, при этом в каждой половине блока памяти 7 есть две части — для положительных и отрицательных значений показателя степени приращения

+ (2= ) и адресация к соответствующей части производится вторым старшим адресным разрядом блока памяти 7. Код

t функции In (1 + 2 ) с выхода блока памяти 7 поступает на вход сумматора 8 функции, где он суммируется

247904

10 !

55 с предыдущим содержимым сумматора 8 функции. Эта операция выполняется в третьем такте по сигналу с второго выхода блока синхронизации 23, на котором формируется серия импульсов, задержанная относительно предыдущЖ серии по первому выходу блока 13 на время определяемое временем считывания кода с блока памяти 7.

Полученный код. с выхода сумматора

3 аргумента поступает на вход цифроаналогового преобразователя 2, где он преобразуется в аналоговую величину и подается в качестве сигнала обратной связи на второй вход вычитающего узла 1.

Вычисление текущих цифровых значений аргумента и функции производится за три такта, причем величина возможных приращений .аргумента и соответственно функции может быть весьма большой. Для максимального. значения входного сигнала вычисление значений аргумента и функции с точ-л ностью до младшего разряда- 2 выполняется не более чем за Зп тактов, что обеспечивает повышение быстро2 "b действия в среднем в — -2 и

3 расширение частотного диапазона в в,2 n/3 раэ.

Формула изобретения

Аналого-цифровой вычислитель логарифмической функции, содержащий вычитающий уэ ел, подключенный первым входом к информационному входу вычислителя, вторым входом — к выходу цифроаналогового преобразователя, а выходом — к входу нуль-органа и входам блока пороговых элементов, сумматор аргумента, соединенный выходами с входами цифроаналогового преобразователя и информационными входами блока сдвига, а информационными входами — с выходами блока сдвига, и блок синхронизации, подключенный первым выходом к стробирующему входу сумматора аргумента, а входом — к входу запуска вычислителя и входам начальной установки сумматора аргумента и сумматора функции выходы которого являются выходами вычислителя, отличающийся тем, что, с целью повышения быстродействия и расширения частотного диапазона обрабатываемых сигналов, в него введены блок памяти, приоритет1247904

Составитель С.Казинов

Редактор Н.Горват Техред N.Õoäàíè÷ Корректор В.Бутяга

Заказ 4128/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r Ужгород, ул. Проектная, 4 ный шифратор, сумматор по модулю два, приоритетный блок и сумматор, причем выходы блока пороговых элементов соединены с входами приоритет 5 ного блока, подключенного выходами к первой группе входов сумматора, соединенного второй группой входов .с выходами приоритетного шифратора, а выходами — с входами управления 1п сдвигом блока сдвига и адресными входами блока памяти, выходы которого подключены к информационным входам сумматора функции, соединенного стробирующим входом с вторым выходом блока синхронизации, подключенного первым выходом к стробирующему входу блока памяти а третьим выходом— к стробирующему входу приоритетного блока и стробирующему входу приоритетного шифратора, информационные входы которого соединены с выходами сумматора аргумента, подключенного выходом знакового разряда к первому входу сумматора по модулю два, соединенного выхбдом с входом управления знаком суммирования сумматора аргумента, а вторым входом— с выходом нуль-органа и входом первого адресного разряда блока памяти, подключенного входом второго адресного разряда к выходу знакового разряда сумматора.