Устройство для вычисления функции двоичной экспоненты

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении специализированных вычислителей, информационно-измерительных систем, цифровых устройств для обработки сигналов в реальном времени и гидридных функциональных преобразователей. Цель изобретения - уменьшение суммарного объема используемой памяти, В состав устройства входят регистр, два блока памяти, коммутатор и два сумматора. Уменьшение суммарного объема памяти достигается за счет использования симметрии функции погрешности аппроксимации исходной функции линейным приближением и единичным коэффициентом наклона. 2 ил. (Л IND со 00 О) О)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1238066 А1 сю 4 G 06 F 7 556

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3824071/24-24 (22) 17.12.84 (46) 15.06.86. Бюл. У 22 (72) Ю, В. Хохлов, А. М. Литвин, В. Д. Циделко и С. В. Шантырь (53) 681.325(088.8) (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ ДВОИЧНОЙ ЭКСПОНЕНТЫ (57) Изобретение относится к области . цифровой вычислительной техники и может быть использовано при построении специализированных вычислителей, информационно-измеритепьных систем, цифровых устройств для обработки сигналов в реальном времени и гидридных функциональных преобразователей. Цель изобретения — уменьшение суммарного объема используемой памяти. В- состав устройства входят регистр, два блока памяти, коммутатор и два сумматора.

Уменьшение суммарного объема памяти достигается sa счет использования симметрии функции погрешности аппроксимации исходной функции линейным приближением и единичным коэффициен» том наклона. 2 ил. (56) Циделко В. Д., Хохлов Ю. В. К вопросу .построения вычислительных устройств логарифмирования и потенцирования. - Управляющие системы и машины, 1981, Р 5, с. 24-29, рис. 1.

Авторское свидетельство СССР

У 1196860, кл. G 06 F 7/556, 1984.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ -; +, ..р / 4r, 1238066 2 значения функции ду (х) = 1 (х) ду (х) (фиг. 2 ), причем

4 ду (х)) с 2

40 м анс (Х) а

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных вычислителей, информационно-измерительных систем, цифровых устройств для обработки сигналов и гибридных функциональных преобразователейй.

Цель изобретения - сокращение суммарного объема памяти. 10

На фиг. 1 приведена структурная схема устройства для вычисления функции двоичной экспоненты; на фиг. 2эпюры, поясняющие принцип преобразования. 15

Устройство для вычисления функции двоичной экспоненты содержит регистр

1 второй блок 2 памяти, коммутатор

Э

3, первый блок 4 памяти, первый сумматор 5, вход 6 низкого потенциала устройства, вход 7 высокого потенциала устройства и второй сумматор 8.

Работа устройства основана на кусочно-линейной аппроксимации функции у=2, х 6 0, 1) с последующей коррекцией 25 разности между исходной функцией и ее линейным приближением, называемой функцией коррекции.

На фиг. 2о показана аппроксимация функции у = 2, x e (О, 1) прямой ли- З0 нией, откуда видно, что входной код х содержит часть информации о выходной величине у и может использоваться как грубое приближение исходной функции. Разность между исходной 35 функцией и ее линейным приближением д у (х) = 2" -(х+1) показана на фиг. 28. Анализ функции д у,(х) показывает, что

Построим функцию Ч (х), которая будет являться симметричным отображением д у, (х) для значений х а ГО, — ), 45 относительно оси проведенной че1 рез точку х = — (фиг. 2 Ь) .

Очевидно, что если на интервале х е

1 50 (О -) в качестве аргумента функции

Ф(х) брать дополнение х до l„то функция Ч (x) будет совпадать с функцией д yÄ (x), вследствие построенной симметрии. Для получения точного эна- 55 чения функции двоичной экспоненты ! 1 необходимо на интервале (вЂ, 1) учесть

Значения функций Ч (х) и ду (х) которые при получении функции двоичной экспоненты выступают в роли функций коррекции, запоминаются в блоках памяти и используются для уточнения результата. Объемы блоков памяти, необходимых для запоминания V (x) и д у (х), равны (и-3) 2 бит; (1)

= 2 (n-.6) 2 = (n-6) 2 бит, (2) Дополнительная двойка в выражении (2) учитывает двухзначность (в математическом смысле) функции д у (х).

Таким образом, функция двойчной экспоненты вычисляется следующим образом . сегмент xgj0, — ): у(х)=(1+х)+Ч (1 х)

1 сегмент хе(-,.l) : у(х)=(1+х)+ "(х)

1 у (х), Корректирующая функция д у.(х) не используется на первом участке, а в качестве аргумента для функции Q (x) берется дополнение х до единицы, т,е. его обратный код. Таким образом работа коммутатора 3 заключается в том, 1 что для значений хе (О, -) он. ин1 вертирует значения х, а для хе t -, !) пропускает значения х без изменения.

Управление коммутатором осуществляется старшим разрядом кода аргумента х. Практически коммутатор реализуется на схемах Сложение по модулю два". Сумма (1+х)+ 1 (1-х) нли (1+х)+

+ Ч (х),образуется на выходах сумматора 5, а окончательный результат — на выходе сумматора 8, однако так как функции 4 (х) и д у(х) отрицательные, а то для получения верного результата необходимо или осуществить операцию вычитания, что привело бы к усложнению схем, сумматоров 5 и 8, или осуществить предварительное преобразование значений функции Ч (x) ид у (х) т

12 в дополнительный код. Последнее преобразование сводится к тому, что в блоки 4 и 2 памяти записываются .значения Ч (х) и д у (х) в обратном коде, а к входам переноса сумматоров

5 и 8 подключается шина высокого уровня, обеспечивая таким путем нали11 И чие на них потенциала 1, т,е. операции вычитания и преобразования кода совмещаются.

Формула изобретения

Устройство для вычисления функции двоичной экспоненты, содержащее регистр, первый и второй блоки памяти, коммутатор, первый и второй сумматоры, вход устройства соединен с входом регистра, выход которого соединен с входом первого слагаемого первого сумматора, выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с выходом устройства, выход старшего разряда регистра соединен с управляющим входом коммутатора и входом управления записью второго г

38066 4 блока памяти, выходы (n-3) старших разрядов регистра, начиная с (n-1)го (где п — разрядность входного аргумента), подключены к информационному входу коммутатора, выход которого соединен с адресным входом первого блока памяти, выходы (и-S) старших разрядов регистра, начиная с (n-t)го, соединены с адресными входами

10 второго блока памяти, выход которого подключен поразрядно к младшим разрядам второго слагаемого второго сумматора, о т л и ч а ю щ е е с я тем, что, с целью сокращения суммар15 ного объема памяти, выход nepsol o блока памяти соединен поразрядно с входами младших разрядоэ второго слагаемого первого сумматора, входы старших разрядов второго слагаемого щ которого объединены с входами старших разрядов второго слагаемого второго сумматора и соединены с входом низкого потенциала устройства, входы переноса первого и второго суммато25 ров.подключены к входу высокого тенциала устройства.

1238066

Составитель А. Шуляпов

Редактор М. Товтин ТехредN.Ходанич Корректор Л.Патай

Заказ 3292/49

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4