Постоянное запоминающее устройство

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 11 С 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3836688/24-24 (22 ) 07.01.85 (46 ) 30. 07. 86. Бюп. ¹ 28 (72 ) А. В. Изюмов, С . Е. Никола,ев, И.А. Рогинский, О.В. Росницкий, А.И. Савельев и P.À. Соколова (53 ) 681. 327. 66 (088. 8 ) (56 ) Авторское свидетельство СССР № 1101896, кл. G 11 С 17/00, 1984.

Авторское свидетельство СССР № 989586, кл. G 11 С 17/00, 1983. (54 ) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, 80,» 1247949 А1 (57 ) Изобретение относится к вычислительной технике и может быть использовано при построении ПЗУ. Целью изобретения является повышение быстродействия ПЗУ. Постоянное запоминающее устройство содержит группу накопителей, дешифраторы, адресные и числовой регистры, группу элементов И, триггер, два элемента И, два элемента ИЛИ, три одновибратора, мультиплексор и блок задержки. В

ПЗУ достигается повышение быстродействия, а следовательно, и меньший цикл работы за счет введения новых блоков и связей. 1 ил.

12

Изобретение относится к запоминающим устройствам.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена структурная схема устройства.

Устройство содержит группы накопителей l, первый дешифратор 2, первый адресный регистр 3, входы адресного регистра 3 являются адресными входами 4, мультиплексор 5, блок б сравнения, накопитель 7, числовой регистр 8, второй адресный регистр

9, группу элементов И 10, второй дешифратор 11, триггер 12, блок 13 задержки, два элемента И 14 и 15, первый 16 и второй 17 одновибраторы, первый 18 и второй 19 элементы ИЛИ и третий одновибратор 20.

Устройство работает следующим образом.

В режиме считывания из шины 4 поступают адрес числа в адресный регистр 3, сигнал чтения на вход блока 13 задержки и код индекса на регистр 9. В том случае, если адрес числа содержит код зоны накопителя

7, на выходе группы элементов И 10 в соответствии с кодом регистра вырабатывается адрес числа накопителя 7 для коррекции числа, храня— щегося по соответствуюшему адресу в одном из накопителей I группы, которое поступает на первые входы мультиплексора 5. Однако при необхо— димости коррекции этого числа на второй вход мультиплексора 5 гоступает сигнал с первого выхода сравнения 6, который запрещает выдачу числа из накопителей 1 группы в шину 4, за счет того, что на первый вход блока б сравнения подается код корректирующего числа из накопителя 7, а на ее второй вход — код с регистра 8, который представляет начальный код числа, после которого необходима коррекция, к примеру код

"0...0". При этом на третий вход мыльтиплексора 5 подается разрешающий потенциал с второго выхода блока 6 на выдачу числа, пришедшего на четвертый вход мультиплексора 5 с выхода накопителя 7, а с выхода первого элемента ИЛИ 18 на вход триггера 12 подается управляющий импульс, который устанавливает его в состоя-. ние "1" (предварительно триггер 12 импульсом с первого выхоца блока 13 задержки был установлен в состояние

47949 э

"0" ). 3a счет того, что триггер 12 находится в состоянии "1", управляющий импульс, поступающий с второго выхода блока 13 задержки, проходит

5 через второй элемент И 15 и запускает одновибратор 17. Длительность импульса на выходе одновибратора 17 определяет цикл обращения при наличии коррекции числа в устройстве, поскольку этот импульс через второй элемент ИЛИ 19 проходит на синхронизирующий вход мультиплексора 5 и на вход третьего одновибратора 20. Выхоцной импульс с третьего одновибратора 20 служит сигналом окончания цикла работы устройства. В случае, когда коррекции нет, на второй вход мультиплексора 5 поступает сигнал с первого выхода блока 6 сравнения, 2О который разрешает выдачу числа, хранящегося в одном из накопителей 1, за счет отсутствия на выходе блока

6 признака коррекции, поскольку на вход блока б из накопителя 7 посту25 пает код "0. 0". При сравнении этого кода с начальным кодом регистра 8 на первом выходе блока 6 вырабатывается потенциал, разрешающий выдачу числа, хранящегося в одном из

„-О накопителей 1, а на втором выходе блока 6 вырабатывается потенциал, запрещающий выдачу числа, хранящегося в накопителе 7.

В случае, когда коррекции нет, из накопителя 7 на первый вход блока 6

35 поступает код 0...0, а на втором вхоце блока 6 остается неизменным начальный код регистра 8, при этом блок 6 вырабатывает на своем первом

40 выходе потенциал, разрешающий выдачу числа из накопителей 1, который пос.тупает на второй вход мультиплексора 5, при этом на втором выходе блока 6 вырабатывается потенциал, поступающий на третьей вход мультиплекI сора 5 и запрещающий выдачу числа из накопителя 7. В этом режиме, как и в режиме коррекции, триггер 12 импульсом с первого выхода блока 13

SG задержки устанавливается в состояние "0" и находится в этом состоянии до конца цикла работы, поскольку с выхода первого элемента ИЛИ 18 в режиме отсутствия коррекции на вход установки "1" триггера !2 не поступает управляющий импульс. За счет того, что триггер 12 находится в состоянии "0", управляющий импульс, поступающий с второго выхода блока

3 1

13 задержки, проходит через первый элемент И 14 и запускает первый одновибратор 1б. Длительность импульса на выходе одновибратора 16 определяет цикл обращения при отсутствии коррекции числа в устройс стве, поскольку этот импульс через второй элемент ИЛИ 19 проходит на синхронизирующий,вход мультиплексора 5 и на вход третьего одновибратора 20, выходной импульс которого служит сигналом окончания цикла работы. За счет этого достигается меньший цикл работы устройства при .отсутствии коррекции, а следовательно, увеличивается быстродействие устройства в целом.

Формула, изобретения

Постоянное запоминающее устройство, содержащее первый дешифратор, выходы которого соединены с входами соответствующих накопителей группы, выходы накопителей группы подключены к первому входу мультиплексора, выходы мультиплексора являются первым выходом устройства, входы перво"

ro дешифратора подключены к выходам первого адресного регистра, входы которого являются первым адресййм входом устройства, второй дешифратор и накопитель, о т л и ч а ю щ ее с я тем, что, с целью повышения быст родействия устройства, в него введены триггер, два элемента И, три одновибратора, второй адресный регистр, числовой регистр, блок сравнения, блок задержки, два элемента

ИЛИ и группа элементов И, первые

247949

4 входы которых подключены к выходам второго дешифратора, входы которого подключены к соответствующим выходам первого адресного регистра, вто5 рые входы элементов И группы подключены к выходам второго адресного регистра, входы которого являются вторым адресным входом устройства, выходы элементов И группы подключены к соответствующим входам накопителя и к входам первого элемента ИЛИ, вы- ход которого подключен к первому входу триггера, второй вход которого подключен к первому выходу блока задержки, второй выход которого подключен к первым входам первого и второ— го элементов И, вторые входы которых подключены соответственно к первому и второму выходам триггера, выход первого элемента И подключен к входу первого одновибратора, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом второго одновибратора, вход которого подключен к выходу второго элемента И, выход второго элемента ИЛИ подключен к пятому входу мультиплексора и к входу третьего одновибратора, выход которого является вторым выходом устройства, входы числового регистра являются информационным входом устройства, а выходы подключены к второму входу блока сравнения, вход блока задержки является входом выборки устройства, второй и третий входы мультиплексора соединены с выходами блока сравнения, первый вход которого соединен с выходом накопителя и .. четвертым входом мультиплексора.

1247949

Составитель Л. Амусьева

Техред О.Гортвай

Редактор М. Петрова

Корректор С. Шекмар

Заказ 4132/53

Тираж 543

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д

Подписное

4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4