Функциональный преобразователь

 

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной . аппроксимации, и может быть использовано в аналого-цифровых вычислительных системах. Целью изобретения является повьшение точности. Устройство содержит генератор импульсов, элементы И и РШИ, управляемый делитель частоты , реверсивные счетчики ординат, абсцисс и адреса, блоки памяти абсцисс и ординат, два блока вычитания, мультиплексор , регистр знака, сумматор по модулю два, ключ, входной регистр, буферный регистр, два цифроаналоговых преобразователя, умножающий цифроаналоговый преобразователь, аналого-цифровой преобразователь, группу элементов НЕ, интегратор и суммирующий усилитель . Цель достигается путем произвольного разбиения функции на интервалы аппроксимации, в частности, при воспроизведении многоэкстремальных S функций. В пределах интервала проводится корректировка интерполируемой функции, 2 ил. (/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

SU 12жи7 (50 4 G 06 G 7 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3856550/24-24 (22) 07.01.85 (46) 07.08.86. Бюл..№ 29 (72).А.С.Трахтенберг и С.Д.Корень (53) 681.325(088.8) (56) Авторское свидетельство СССР № 960836, кл. G 06 F 15/31., 1980.

Авторское свидетельство СССР № 1115069, кл. G 06 G 7/26, 1982. (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной, аппроксимации, и может быть использовано в аналого-цифровых вычислительных системах. Целью изобретения является повышение точности. Устройство содержит генератор импульсов, элементы И и ИЛИ, управляемый делитель частоты, реверсивные счетчики ординат, абсцисс и адреса, блоки памяти абсцисс и ординат, два блока вычитания, мультиплексор, регистр знака, сумматор по модулю два, ключ, входной регистр, буферный регистр, два цифроаналоговых преобразователя, умножающий цифроаналоговый преобразователь, аналого-цифровой преобразователь, группу элементов НЕ„ интегратор и суммирующий усилитель. Цель достигается путем произвольного разбиения функции на интервалы аппроксимации, в частности, при воспроизведении многоэкстремальных функций. В пределах интервала проводится корректировка интерполируемой функции, 2 ил.

1249547

Изобретение относится к области. автоматики и вычислительной техники„ в частности к устройствам кусочно-линейной аппроксимации, и может быть использовано в аналого-цифровых вычис- S лительных системах.

Целью изобретения является повышение точности.

На фиг.1 изображена блок-схема функционального преобразователя, на фиг.2 — график возможного изменения аргумента на участках аппроксимации функции.

Преобразователь содержит генератор 1

1 импульсов, элемент И 2, элемент ИЛИ 15

3, управляемый делитель 4 частоты, реверсивный счетчик 5 ординат, входной регистр 6, шину 7 ввода аргумента, первый блок 8 вычитания, выход 9 знака разности блока 8, выход 10 обнуле- 20 ния блока 8, выход 11 кода разности блока 8, второй блок 12 вычитания, выход 13 знака разности блока 12, выход 14 обнуления блока 12, выход 15 кода разности блока 12, блок 16 памя ти ординат, блок 17 памяти абсцисс, мультиплексор 18, реверсивный счетчик 19 аргумента, регистр 20 знака, сумматор 21 по модулю два, ключ 22, умножающий цифроаналоговый преобразо- 30 ватель (УЦАП) 23, буферный регистр

24, первый и второй цифро-аналоговые преобразователи (ЦАП) 25 и 26 соответственно, блок 27 деления, аналогоцифровой преобразователь. (АЦП) 28, реверсивный счетчик 29 адреса, инте-. гратор 30, суммирующий усилитель 31 и группу элементов НЕ 32.

Устройство работает следующим образом.

В блок 16 памяти ординат заносятся коды ординат узловых точек функции преобразования f(x). В блок 17 памяти абсцисс заносятся коды абсцисс узловых точек функции преобразования, 45 причем в первую ячейку блоков 16 и

17 памяти заносится нулевой код. По выходному коду реверсивного счетчика

29, разрядность которого определяется ! количеством узловых точек, хранимых

1 в блоках 17 и 16 находятся коды абс1

;циссы и ординаты соответствующего значния функции преобразования.

Блок 8 вычитания вычисляет разность кодов между поступившим и предыдущим значениями абсцисс или аргументов в зависимости от сигнала,> поступающего на адресный вход мульти плексора 18. Блок 12 определяет разность кодов между поступившим и пре дыдущим значениями ординат.

В блоке 27 деления вычисляется коэффициент наклона интерполирующих отрезков на каждом интервале аппрокси.мации в соответствии с отношением

Y i У1-1 х — х °

1 1-1 где у, и у; — предыдущее и поступившее значения ординат из блока 12, х и х — предыдущее и посту1-1 1 пившее значение абсцисс иэ блока 8.

Счетчиком 5 осуществляется цифровая интерполяция младших разрядов функции преобразования, что позволяет осуществлять коррекцию интерполируемой функции в пределах участка аппроксимации в моменты приема кода очередного аргумента.

На выходе интегратора 30 формируется линейно изменяющееся напряжение амплитудой от нулевого до максимального значения рабочей шкалы, поступающее на аналоговый вход УЦАП 23, При этом постоянная времени t„ интегра; ин тора 30 определяется из условия

2 вх

+инт = — — — — - — —, Х всяк где Š— опорная частота генератора 1, m — разрядность счетчика 5, V — максимальное значение рабочей х„„,„ шкалы абсцисс, V (х — х,.„)„„„- минимальный

"win шаг квантования абсцисс (ра-. вен минимальному интервалу аппроксимации).

Полярность выходного напряжения

ЦАП 26 определяется сумматором 21 по модулю два: нулевой сигнал на выходе сумматора 21 соответствует напряжению положительной полярности, а единичный сигнал — напряжению отрицательной полярности.

С помощью блока 8 вычисляются моменты сравнения между поступившим во входной регистр 6 кодом аргумента и текущим в процессе воспроизведения функции значением кода аргумента с выхода счетчика 19, при котором на, выходе суммирующего усилителя 31 достигается значение, соответствующее поступившему аргументу.

В исходном состоянии реверсивные счетчики 5, 19 и 29, входной регистр

1249547

6, регистр 20 знака, буферный регистр танавливается соответствующий коэффи24 установлены в нуль. При этом по „ циент деления. В ЦАП 26 заносится обнулевому коду счетчика 29 адреса из ратный код разности абсцисс (х1 - x ), первых ячеек блоков 16 и 17 памяти определяющий время интегрирования инизвлекаются нулевые коды и по нулево- 5 тегратора 30 на данком участке аппрому коду регистра 24 на выходе 14 об- ксимации. нуления блока 12 формируется сигнал После поступления на вход уменьшасравнения. Передний фронт сигнала емого блока 12 кода ординаты первого сравнения поступает через элемент ИЛИ участка аппроксимации у на выходе f4

3 на вход элемента И 2, закрывая его 10 блока 12 вырабатывается задний фронт на время установки коэффициента пере- сигнала сравнения, задержанный на дачи делителя 4 частоты и УЦАП 23, на время, необходимое для установки кода стробирующий вход ЦАП 25, разрешая с выхода блока 27 на цифровых входах запись кода с выхода регистра 24, и УЦАП 23 и коэффициента деления делина вход установки в исходное положе- 15 теля 4 частоты. По заднему фронту ние интегратора 30, устанавливая не сигнала сравнения с выхода 14 блока на его выходе нулевое начальное зна- 12 мультиплексор 18 переключает к вычение, на вход стробирования блока 27 ходу уменьшаемого блока 8 выход входделения, разрешая вычисление коэффи- ного регистра 6. циента передачи делителя 4 частоты и о При поступлении на входы регистра УЦАП 23, на адресный вход мультиплек 6 кода первого значения аргумента х; сора 189 разрешая подключение к блоку на выходе 9 блока 8 вычитания форми8 выхода блока 17 памяти, на строби- . Руется знак разности между кодом перрующий вход ЦАП 26, разрешая запись вого значения аргумента, поступившим кода с выхода 11 блока 8, и на счет-. из РегистРа 6, и кодом нУлевого зна25 ный вход счетчика 29, переводя его в, ениЯ аРгУмента, поступающим с выхоследующее состояние. Передний фронт ца счетчика 19. Знак Разности с выхосигнала сравнения с выхода 10 блока да 9 блока 8 записывается по высокому

8 поступает на стробирующий вход ре- уРовню сигнала сравнения с выхода 10 гистра 6, разрешая тем самым прием 30 блока 8 в РегистР 20 знака. первого значения аргумента х ., и на

1 9 стробирующий вход регистра 20 знака, После поступления на входы блока 8 разрешая запись знака разности кодов коДа пеРвого значениЯ аРгУмента х

1 аргумента с выхода 9 блока 8. на выходе 10 обнуления блока 8 формирассмотрим Работу преобразователя 35 РУетсЯ 3 Дний ФРОНТ сиги "а сравнепри различных вариантах изменения, ниЯ, заДержанный на вРемЯ, необхоДиаргумента на участке аппроксимации в мое ДлЯ Установки знака Разности В соответствии с фиг.2. регистре 20 и коммутации через ключ

По коду счетчика 14 адреса из бло- 22 опоРного напРЯжениЯ, соответствУков 16 и 17 извлекаются коды ордина- 40 ющей полярности в ЦАП 26. По заднему ты у и абсциссы х первого участка фРонтУ сигнала сРавнения с выхода 10

Я 4 I аппроксимации. При этом мультиплексор,. блока 8 осуществляется запУск интег- "

18 подключает к выходу уменьшаемого РатоРа 30 и откРываетсЯ элемент И 2 блока 8 выход блока 17 памяти и на разрешая прохождение импульсов с выхо9 выходе 11 блока 8 вычисляется раз- 45, да генератора 1 импУльсов на счетный ность кодов х -х между значениями

1 О вход счетчика 19 и через управляемый блока 17 и счетчика 19, а на выходе делитель 4 частоты — на счетный вход

15 блока 12 — разность кодов у„ -у, счетчика 5. На выходе интегратора 30 между значениями блока 18 и буферного формируется линейно изменяющееся нарегистра 24. Блок 27 деления вычисля- 50 пРЯжение от нулевого до максимального ет код значения рабочей шкалы. При этом вре( у уо мя интегрирования интегратора 30 оп9 р д ляется разностью кодов (х — х ) . х4 хб Коэффи иент о п ст пающий на цифровые входы УЦАП 23

9. задавая накло инейно изменяющегося напряжения на его вЫходе. Младшие м пРямо пропорционален отношению разрядов с выхода блока 27 поступают у уо на делитель 4 частоты, в котором усх — х о

1249547

Таким образом, на выходе суммирующего усилителя 31 начинается линейная

,интерполяция функции на выбранном ин1 тервале аппроксимации.

При совпадении кода счетчика 19 и кода первого значения аргумента х на выходе 10 обнуления блока 8 вычита. ния кодов формируется импульсный сигнал сравнения. По переднему фронту сигнала сравнения закрывается элемент 1О

И 2, в ЦАП 25 с выхода регистра 24 заносится код ординаты у, соответствующий коду аргумента х;, осуществляется установка нулевого начального значения интегратора 30 и-прием следующего значения кода аргумента во входной регистр 6. При этом старшие разряды када ординаты у формируются на выходе АЦП 28, количество разрядов которого равно 1 = n — ш, где п — коли- о чество разрядов полного кода ординаты

y; m — количество младших разрядов кода ординаты у,, определяются разрядностью счетчика 5.

При поступлении в регистр 6 кода 25 аргумента х;„ на выходе 9 знака разности блока 8 изменяется знак разности, по которому изменяется знак ревер-са счетчика 29,. По высокому уровню сигнала сравнения с выхода 10 блока 8 qp знак разности кодов записывается в регистр 26 знака, в результате чего счетчик 19 переходит в режим вычитания и изменяется состояние на выходе сумматора 21, По выходному коду сумматора 21 счетчик 5 переводится в режим вычитания, а к ЦАП 26 через ключ 22 подключается опорное напряжение отрицательной полярности. После поступления кода аргумент. х„ „ на выходе 10 обнуления блока 8 формируется задний фронт сигнала сравнения, по которому открывается элемент И 2 и осуществля ется запуск интегратора 30, формирую щего линейно изменяющееся напряжение,<5 . отрицательной полярности. На выходе

УЦАП 23 формируется линейно изменяющееся напряжение отрицательной поляр. ности с прежним коэффициентом наклона. Таким образом, на выходе суммиру-5О ющего усилителя 31 продолжается линейная интерполяция функции.

При достижении счетчиком l9 кода аргумента х,. „ на выходе 10 блока 8 вновь формируется импульсный сигнал сравнения. По переднему фронту сигнала сравнения закрывается элемент И 2, в ЦАП 25 заносится код ординаты у; осуществляются установка нулевого позначения интегратора 30 и прием следующего значения кода аргумента х;, в регистр 6. На выходе 9 блока 8 формируется знак разности кодов

x;. — х „ „, управляющий реверсом счетчика 29 и состоянием сумматора

21. По выходному коду сумматора 2 1 счетчик 5 переходит в режим суммирования и изменяется полярность опорного напряжения ЦАП 26, По заднему фронту сигнала сравнения с выхода 10 обнуления блока 8 открывается элемент

И 2 и осуществляется запуск интегратора 30. На выходе суммирующего усилителя 31 продолжается линейная интерполяция функции. При этом коэффициент деления делителя 4 частоты и коэффициент передачи на цифровых вхо- дах УЦАП 23 остаются прежними и линейная интерполяция осуществляется по закону, определяемому аппроксимирующей функцией на участке х — х„ .

При достижении ординатой кода узловой точки у = f(õ ) на выходе 14

4 1 блока 12 формируется передний фронт сигнала сравнения, по которому элемент И 2 закрывается, в ЦАП 25 заносится код ординаты узловой точки

f(x„), осуществляется установка нулевого начального значения интегратора 30, счетчик 29 переводится в следующее состояние, мультиплексор 18 подключает к входу уменьшаемого блока

8 выход блока 17 памяти. По коду счетчика 14 адреса из блоков 16 и 17 памяти извлекаются коды ординаты у

2 и абсциссы х второго участка аппрокz симации. На выходе 11 блока 8 вычисляется разность кодов х — х„ между

1 значениями блока 17 и счетчика 19, а на выходе 15 блока 12 — разность кодов у — у„ между значениями блока 18 и буферного регистра 24. В блоке 27 деления по высокому уровню сигнала сравнения с выхода 14 блока 12 вычисляется код уа уп х — x„„ поступающий на цифровые входы УЦАП

23, определяя наклон линейно изменяющегося напряжения Hà его выходе.

Младшие ю разрядов выхода блока,27 поступают на делитель 4 частоты, уста навливая соответствующий коэффициент деления. В ЦАП 26 заносится разность кодов (х — х„) с выхода 11 блока 8.

На выходе 13 блока 12 формируется

1249547 знак разности кодов у — у„, изменяюющий состояние сумматора 21, а следовательно, и реверс счетчика S, и полярность опорного напряжения ЦАП 26.

По заднему фронту сигнала сравнения с выхода 14 блока 12, длительность которого определяется временем, необходи мым для установки кодов на цифровых входах УЦАП 23 и коэффициента передачи делителя 4 частоты, открывается 10 элемент И 2 и осуществляется запуск интегратора 30. На выходе суммирующего усилителя 3 1 начинается линейная интерполяция функции на втором интервале аппроксимации. 15

На последующих участках устройство работает аналогично.

Формула изобретения

Функциональный преобразователь, со содержащий генератор импульсов, элемент И, управляемый делитель частоты, реверсивный счетчик аргумента, реверсивный счетчик ординат, буферный регистр, элемент ИЛИ, аналого-цифровой преобразователь, умножающий цифроаналоговый преобразователь, входной регистр, два блока вычитания, регистр знака, сумматор по модулю два, блок памяти ординат, первый -.цифроаналоговый преобразователь и суммирующий усилитель, причем выход генератора импульсов соединен с первым входом.элемента И, выход которого соединен с счетным входом реверсивного счетчика

35 аргумента и информационным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика ординат, выход

40 которого соединен с входом младших разрядов буферного регистра, вход старших разрядов которого соединен с выходом аналого-цифрового преобразователя, вход которого соединен с

45 выходом умножающего цифроаналогового преобразователя и.первым входом суммирующего усилителя, выход и второй вход которого соединены соответственно с выходом функционального преобра50 зователя и выходом первого цифроаналогового преобразователя, стробирующий вход которого соединен с выходом элемента ИЛИ и вторым входом элемента

И,. первый вход элемента ИЛИ соединен с выходом обнуления первого блока вы55 читания, входом стробирования регист .ра знака и входом стробирования входного регистра, информационный вход которого соединен с входом аргумента функционального преобразователя, выход знака первого блока вычитания соединен. с информационным входом регистра знака. выход которого соединен с первым входом сумматора по модулю два выход и второй вход которого соединены соответственно с входом управления реверсом реверсивного счетчика ординат и выходом знака второго блока вычитания, выход обнуления ко торого соединен с вторым входом элемента ИЛИ, выход буферного регистра с информационным входом первого цифроаналогового преобразователя соеди-, 1 нен с входом вычитаемого второго бло.

I ка вычитания, вход уменьшаемого которого соединен с выходом блока памяти ординат, вход вычитаемого первого блока вычитания соединен с выходом реверсивного счетчика аргумента, о тл и ч а ю шийся тем, что, с целью повышения точности, в него введены мультиплексор, блок памяти абсцисс

,блок деления, группа элементов НЕ, второй цифроаналоговый преобразоваI тель, интегратор, ключ и реверсивный счетчик адреса, причем выходы входного регистра и блока памяти абсцисс соединены соответственно с первым и вторым информационными входами мультиплексора, выход которого соединен с входом уменьшаемого первого блока вычитания, кодовый выход которого соединен с входом делителя блока деления, вход делимого и выход которого соединены соответственно с кодовым выходом второго блока вычитания и цифровым входом умножающего цифроаналогового преобразователя, выход младших разрядов и вход стробирования блока деления соединены соответственно с входом задания коэффициента управляемого делителя частоты и выходом обнуления второго блока вычитания, выход обнуления которого подключен к стробирующему входу второго цифроаналогового преобразователя, выход и информационный вход которого соединены соответственно с информационным входом интегратора и входами элементов

НЕ группы, входы которых соединены с соответствующими разрядами кодового выхода первого блока вычитания; выход знака которого соединен с входом управления реверсом реверсивного счетчика адреса, счетный вход которого соединен с выходом знака блока деле1249547

)О ур

i it

У2 х, х,, кг

Составитель А.Зорин

Техред В.Кадар

Редактор Л.Гратилло

Корректор M.Äåì÷èê

Заказ 4327/51

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие r Ужгор жгород, ул, роектная, 4

Л ния и адресным входом мультиплексора, вход управления реверсом реверсивного счетчика аргумента соединен с выходом регистра знака, выход реверсивного счетчика адреса соединен с адресными входами блоков памяти абсцисс и ординат, выход сумматора -по модулю два соединен с управляющим входом ключа, входы, положительного и отрицательно,го опорных напряжений которого соединены с входом функционального преобразователя, выход ключа соединен с входом заданияполярности второгоцифроаналогового преобразователя,выход элемента ИЛИсоединен сустановочным входом интегратора,выводкоторого со- единен саналоговым входомумножающего цифроаналогового преобразователя.