Устройство для преобразования малокадрового телевизионного стандарта

 

Изобретение может использоваться для сопряжения скорости развертки малокадровых систем со скоростью развертки шфоковещательных телевизионных систем и обеспечивает снижение потребляемой мощности. Видеосигнал проходит через АЦП 1 и записывается по сигналам блока 6 управления режимом записи в первый блок 2 буферной памяти (ББП). В этом блоке происходит временное разуплотнение сигнала , которьй поступает на блок 3 оперативной памяти (БОИ). Разуплотненньй цифровой сигнал считьтается из БОИ 3 в соответствии с адресными кодами считьюания, формируемыми блоком 7 формирования адресных кодов,и заносится во второй ББП 4. В этом блоке происходит временное уплотнение с целью формирования видеосигнала в соответствии с вещательным стандартом. С второго ББП 4 по сигналам блока 8 управления режимом считывания происходит считывание видео (feuTjaf (Л С

СОе3 СОВЕТСНИ1(СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19} (11) (gg 4 Н 04 N 7/01

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ

3- »

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3882387/ 24-09 (22) 08.04.85 (46) 07.09.86. Бюл. № 33 (72) Е.Г. Константинов (53) 621.397(088.8) (56) Авторское свидетельство СССР № 813813, кл. Н 04 N 5/02, 1981, Авторское свидетельство СССР № 1016850, кл. Н 04 N 5/02, 1983. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ИАЛОКАДРОВОГО ТЕЛЕВИЗИОННОГО СТАНДАРТА (57) Изобретение может использоваться для сопряжения скорости развертки малокадровых систем со скоростью развертки широковещательных телевизионных систем и обеспечивает снижение потребляемой мощности. Видеосигйюд нал проходит через АЦП 1 и записывается по сигналам блока 6 управления режимом записи в первый блок 2 буферной памяти (ББП). В этом блоке происходит временное разуплотнение сигнала, который поступает на блок 3 оперативной памяти (БОП). Разуплотненный цифровой сигнал считывается из

БОП 3 в соответствии с адресными кодами считывания, формируемыми блоком 7 формирования адресных кодов,и заносится во второй ББП 4. В этом блоке происходит временное уплотнение с целью формирования видеосигнала в соответствии с вещательным стандартом. C второго ББП 4 по сигналам блока 8 управления режимом считывания происходит считывание видеоЖаоР сигнала, который через ЦАП 5 постугает на выход. С помощью блока 12 формирования сигналов обращения, элемента ИЛИ 13, триггера 11 и блока 10 формирования сигналов выбор1256245 ки устанавливается страничный ре>ким работы БОП 3 или режим лоэлементной выборки. Блок 9 синхронизации обеспечивает согласованную работу блоков устройства. 12 ил.

Изобретение относится к технике телевидения и может использоваться для сопряжения скорости развертки малокадровых систем со скоростью развертки широковещательных телевизионных систем.

Цель изобретения — снижение потребляемой мощности.

На фиг.1 представлена. структурная электрическая схема устройства для преобразования малокадрового телевизионного стандарта, на фиг.2 — структурная электрическая схема первого блока буферной памяти, на фиг,3 структурная электрическая схема блока управления режимом записи4, на фиг.4 — структурная электрическая схема блока управления режимом считывания; на фиг.5 — структурная электрическая схема блока формирования сигналов выборки, на фиг.6 структурная электрическая схема блока формирования адресных кодов, на фиг.7 — структурная электрическая схема блока формирования сигналов обращения, на фиг.8 — форма сигнаJIoB выборки строк и столбцов в страничном режиме работы оперативного запоминающего устроиства блока оперативной памяти, на фиг.9 — зависимости потребляемой мощности блока оперативной памяти от частоты тактовых сигналов управления памятью, на фиг.10 и 11 — временные диаграммы работы блока формирования сигна— лов обращения, на фиг.12 — временны диаграммы работы блока формирования сигналов выборки.

Устройство для преобразования малокадрового телевизионного стандарта содержит аналого-цифровой пре образователь 1, первый блок 2 буфер ной памяти, блок 3 оперативной памяти, второй блок 4 буферной памяти, цифроаналоговый преобразователь 5, 5

1О

l5

2О

ЗО

35 блок 6 управления режимом записи, блок 7 формирования адресных кодов, блок 8 управления режимом считывания, блок 9 синхронизации, блок 10 формирования сигналов выборки, триггер

11, блок 12 формирования сигналов сбращения и элемент ИЛИ 13.

Блок 2 буферной памяти выполнен на основе последовательно-параллельных сдвиговых регистров 14 и параллельных регистров 15 (фиг.2), Блок

6 управления режимом записи выполнен, например, на основе многоразрядного двоичного счетчика 16 с начальной установкой кода, элемента ИЛИ-НЕ 17, элементов И. 18 и 19, триггера 20, мультивибратора 21 и коммутатора 22 (фиг.3). Блок 8 управления режимом с-китывания выполнен, например, на основе многоразрядных двоичных счет-. чиков 23 и 24 с начальной установкой кода, мультивибраторов 25 и 26, дешифратора 27 и триггера 28, например IK-типа (фиг.4).

Блок 10 формирования сигналов выборки выполнен, например, на основе многоразрядного двоичного счетчика

29 с начальной установкой кода, генератора 30 тактовых импульсов и программируемой логической матрицы 31 (фиг. 5) .

Блок 5 формирования адресных кодов. выполнен, например, на основе многоразрядных двоичных счетчиков

32 и ЗЗ записи и считывания с начальной установкой кода, коммутатора 34, элементов И 35 и 36, мультивибратора

37 и элемента НЕ 38 (фиг.6).

Блок 12 формирования сигналов обращения выполнен, например, на основе первого 39, второго 40, третьего 41, и четвертого 42 триггеров, например, 1Е-типа, первого 43, второго 44 и третьего 45 элементов И и элемента

ИЛИ 46 (фиг.7).

1256245

Устройство работает следующим образом.

В аналого-цифровом преобразователе 1 видеосигнал преобразуется и цифровую форму. С выхода аналого-цифро- 5 вого преобразователя 1 цифровой видеосигнал поступает на первый вход первого блока 2 буферной памяти, где производится его временное разуплотнение с целью обеспечения записи разуплотненного видеосигнала, поступающего с выхода первого блока 2 буферной памяти на вход блока 3 оперативной памяти. Считываемый видеосигнал с выхода блока 3 оперативной памяти поступает на первый вход второго блока 4 буферной памяти, где осуществляется его временное уплотнение с целью формирования видеосигнала в соответствии с вещательным или близким к нему стандартом. С выхода второго блока буферной памяти цифровой видеосигнал поступает на вход цифроаналогового преобразователя 5, где преобразуется в аналоговую форму и поступает далее на выход устройства. Наличие в устройстве двух блоков буферной памяти на входе и выходе блока 3 оперативной памяти позволяет осуществлять одновремен- З0 но запись и считывание видеосигналов с различными стандартами разложения иэображений, а также согласовать сравнительно низкие частоты обращения к динамическим оперативным запоминающим устройствам блока

3 оперативной памяти с высокой частотой дискретизации выходного видеосигнала вещательного или близкого к нему стандарта. 40

Запись видеосигнала входного стандарта разложения изображения осуществляется следующим образом.

Отсчеты входного видеосигнала в виде и-разрядных слов (обычно и =8) поступают с выхода аналогоцифрового преобразователя 1 на информационные входы и последовательно-параллельных сдвиговых регистров 14. Разрядность последовательно- 50 параллельных сдвиговых регистров

14 и параллельных регистров 15 выбирается равной разрядности парал,лельно-последовательных регистров второго блока 4 буферной памяти.

Запись входных отсчетов видеосигнала в последовательно-параллельные регистры 14 осуществляется по поступающим на их тактовые входы импульсам, частота которых соответствует частоте дискретизации входного видеосигнала. Совокупность тактовых импульсов, определяющих структуру отсчетов в пределах прямых ходов строк и кадра записываемого изображения и подаваемых на тактовые входы последовательно-параллельных сдвиговых регистров

14, формируется с помощью элемента

И 18, на первый вход которого подается смесь строчных и кадровых гасящих импульсов записи отрицательной полярности, а на второй вход поступает непрерывная последовательность импульсов с частотой дискретизации входного видеосигнала, привязанных по фазе к строчным гасящим импульсам.

Смесь строчных и кадровых гасящих импульсов записи формируется с помощью элемента ИЛИ-HE 17, на первый и второй входы которого подаются соответственно кадровый и строчный гасящие импульсы записи положительной полярности. В момент полного заполнения последовательно-параллельных регистров 14 их содержимое переписывается в параллельные регистры

15, на тактовые входы которых подается сигнал перезаписи. Сигнал перезаписи поступает со старшего разряда счетчика 16, коэффициент счета которого соответствует разрядности регистров первого блока 2 буферной памяти.

Во время обратного хода строк записи счетчик 16 устанавливается в нулевое состояние подачей на его управляющий вход установки начального кода строчного гасящего импульса записи. Во время прямого хода строк записи счетчик 16 изменяет свое состояние синхронно с заполнением последовательнопараллельных сдвиговых регистров 14.

Сигнал перезаписи, формирующийся на выходе старшего разряда счетчика

16, поступает, кроме того, на вход мультивибратора 21, где формируется импульс запроса на цикл записи, ко- торый через коммутатор 22 поступает на первый вход блока 12 формирования сигналов обращения. В результате в цикле записи содержимое параллельных регистров 15 записывается в блок 3 оперативной памяти по адресному коду записи, выработанному в блоке 7 формирования адресных кодов.

Адресные коды записи формируются с помощью счетчика 32 адресов sa5 1256 писи, который устанавливается в нулевое состояние при подаче на его управляющий вход установки начальнога кода кадрового гасящего импульса. Сос тояние счетчика 32 изменяется на еди5 ницу в конце каждого цикла записи по импульсу смены адреса, поступающему на первый вход элемента И 35, на второй вход которого ва время цикла записи поступает логическая "1". В ре- ««« зультате импульс перезаписи с выхода элемента И 35 подается на тактовый вход счетчика 32 адресов записи, при этом на выходах разрядов счетчика 32 устанавливается адресный код записи для следующего цикла записи. С выходов разрядов счетчика 32 адресов записи через коммутатор 34 адресные коды записи поступают на второй вход блока 3 оперативной памяти. Камму1 а- 20 ция адресных кодов записи и считывания производится подачей на второй управляющий вход коммутатора 34 сигнала цикла записи (фиг.11 е).

Считывание видеосигнала с выходным25 стандартом разложения изображения осуществляется следующим образом.

Отсчеты выходного раэуплатненного видеосигнала с выхода блока 3 оперативной памяти поступают на первый g«« вход второго блока 4 буферной памяти.

Тактовые импульсы сдвига с частотой ,дискретизации выходного видеосигнала, т.е. для вещательного стандарта равной 13,5 МГц, подаются на тактовые входы параллельно-последовательных сдвиговых регистров второго блока 4 буферной памяти с первого выхода блока 9 синхронизации.

Перевод параллельно-последователь-® ных регистров второго блока 4 буферной памяти в режим параллельного занесения отсчетов разуплотненного видеосигнала производится по сигналу, поступающему с выхода дешифратара

27 блока 8 управления режимом считывания. Для формирования этого сигнала на управляющий вход установки начального кода счетчика 24 и вход установки триггера 28 подаются страчные5О синхронизирующие импульсы вещательного стандарта с второго выхода блока

9 синхронизации. При этом счетчик

24 обнуляется, а на выходе триггера

28 устанавливается уровень логиче"- 55 кой "1". На тактовый вход счетчика

24 подаются импульсы частоты дискретизадии вы(одного видеосигнала. Коэф245 Ь фициент счета счетчика 24 выбирается таким образом, чтобы положительный перепад сигнала старшего разряда счетчика 24, поступающего на счетный вход триггера 28 устанавливал на выходе триггера 28 уровень логического

"О",до начала активной части строки

:выходной развертки. В результате на выходе триггера 28 формируются импульсы положительной полярности, передние фронты которых совпадают с началом строчных синхронизирующих импульсов, а задние фронты опережают начало активной части строк на время, достаточное для осуществления цикла считывания разуплотненного видеосигнала из блока 3 оперативной памяти во второй блок 4 буферной памяти.

Сигнал с выхода триггера 28 обнуляет счетчик 23, поступая на его управляющий вход установки начального кода, а на тактовый вход счетчика

23 подаются импульсы частоты дискретизации выходного видеосигнала. Коэффициент счета счетчика 23 соответствует разрядности регистров второго

:блока 4 буферной памяти, которая должна быть достаточной, чтобы при максимальной частоте дискретизации выходного видеосигнала периода вывода содержимого второго блока 4 буферной памяти на выход устройства было достаточно для выполнения двух циклов выборки памяти, например цикла записи и цикла считывания. Таким образам, на выходе дейифратора 27 формируется сигнал длительностью в один период дискретизации, периодически переводящий параллельно-последовательные сдвигавые регистры второго блока 4 буферной памяти в режим параллельного занесения.

Первое занесение раэуплотненного видеосигнала производится в момент сначала активной части строки. Каждому занесению разуплотненного видеосигнала во второй блок 4 буферной памяти предшествует формирование импульса запроса на цикл считывания, которыя опережает момент занесения на время, необходимое для формирования тактовых сигналов управления памятью, обеспечивающих наличие считываемого видеосигнала на выходе блока

3 оперативной памяти к моменту занесечия. Импульс запроса на цикл считывания формируется с помощью муль245 8 в соответствии с вещательным или близким к нему стандартом.

Процессы записи входного и считывание выходного видеосигналов с временным разуплотнением и уплотнением обеспечиваются адекватным формированием тактовых сигналов управления оперативными запоминающими устройствами динамического типа блока 3 оперативной памяти. Режим выборки памяти начинается с поступления в блок

12 формирования сигналов обращения импульсов запроса на цикл записи и цикл считывания.

Рассмотрим сначала выполнение циклов считывания, частота которых в преобразователе малокадрового телевизионного стандарта существенно выше, чем частота циклов записи.

Импульс запроса на цикл считывания (фиг. 10а) поступает на установочный вход триггера 39 блока !2 формирования сигналов обращения. При этом на прямом выходе триггера 39 устанавливается уровень логической

"1 " (фиг. 10 в) . На прямых выходах остальных триггеров 40-42 поддерживается уровень логического "0" (фиг. 10 r и з). Поскольку в этом случае на выходе элемента И 43 сигнал записи положительной полярности отсутствует (фиг.10 е), то коммутатор

34 в блоке 7 формирования адресных кодов пропускает на адресные входы блока 3 оперативной памяти адресные ! коды считывания а элемент И 36 отФ крывается для прохождения импульса смены адреса считывания.

7 1256 тивибратора 26, вход которого соединен с выходом соответствующего разряда счетчика 23.

Разуплотненный видеосигнал считывается из блока 3 оперативной памяти в соответствии с адресными. кодами считывания, формируемыми в счетчике 33 адресов считывания блока 7 формирования адресных кодов. Поскольку в вещательном стандарте предусматри- 10 вается чересстрочное разложение изображения, счетчик 33 адресов считывания имеет два начальных состояния.

В первом поле кадра считывания счетчик 33 адресов считывания обнуляется по гасящему импульсу поля, поступающему с третьего выхода блока 9 синхронизации на управляющий вход установки начального кода счетчика 33, и по сигналу опознавания полей, пос- Zp тупающему с четвертого выхода блока 9 синхронизации на соответствующие разряды информационного входа параллельной установки кода счетчика 33. Сигнал опознавания полей 25 скважности, равной двум, имеет отрицательную полярность в первом поле и положительную полярность во втором поле, причем переключение сигнала опознавания полей осуществляется синфаэно с гасящими импульсами полей. В результате по гасящему импульсу второго поля на выходах разрядов счетчика 33 устанавливается начальный адресный код второго поля.

Таким образом, в массиве ячеек памяти блока 3 оперативной памяти образуются области, раздельно адресуемые в первом и втором полях кадра считываемого изображения.

Смена адресных кодов считывания производится с приходом импульса смены адреса, поступающего на первый вход элемента И 36 и далее на тактовый вход счетчика 33. Прохождение импульса смены адреса через элемент

И 36 допускается только в циклах считывания. Для этого на второй вход элемента И 36 подается проинвертированный на элементе НЕ 38 сигнал цикла записи. Во время циклов считывания адресные коды с выходов разрядов счетчика 33 адресов считывания поступают .через коммутатор 34 на адресные входы блока 3 оперативной памяти. Таким образом на выходе предлагаемого устройства обеспечивается непрерывное считывание видеосигнала

Сигнал цикла считывания положительной полярности с прямого выхода триггера 39 поступает на первый вход элемента ИЛИ 46, выходной сигнал (фиг.10 д) которого подается на стробирующий вход генератора 30 тактовых импульсов и на управляющий вход установки начального кода счетчика 29 блока 10 формирования сигналов выборки. В отсутствие сигнала (фиг.10 д) счетчик 29 находится в нулевом состоянии, а генератор 30 тактовых импульсов выключен. С приходом сигнала (фиг.10 д) возбуждается генератор 30 тактовых импульсов, с выхода которого тактовые импульсы поступают на тактовый вход счетчика

29, который начинает изменять свое состояние. Выходы разрядов счетчика

29 являются входными переменными

9 1256 для программируемой логической матрицы 31. Выходными переменными являются тактовые сигналы управления памятью, т.е. сигнал выборки строки (фиг.12 а), сигнал выборки столбца (фиг.12 б) и сигнал записи (фиг.12 в), поступающие на управляющий вход блока

3 оперативной памяти. Выходной переменной являются также импульсы ком.мутации разрядов адресных кодов 1I0 (фиг.12 r) поступающие с первого выхода блока 10 формирования сигналон выборки на первый управляющий вход коммутатора 34. По этому сигналу осуществляется коммутация млад- 15 ших и старших разрядов адресного кода в цикле выборки для двухтактного представления адресного кода, необходимого для оперативных запоминающих устройств с мультиплексирова- 20 нием адреса.

Выходной переменной программируемой логической матрицы 31 являются также импульсы смены адреса (фиг.12 д) которые поступают с второго выхода блока 10 формирования сигналов выборки на первые входы элементов

И 35 и 36 блока 7 формирования адресных кодов. Импульсы смены адреса (фиг.12 д) вырабатываются тогда, ког-ЗО да по сигналам выборки строк (фиг,12 а) и выборки столбцов (фиг.12 б) адресный код текущего цикла выборки уже зафиксирован во внутренних адресных регистрах оперативных запоминающих 35 устройств блока 3 оперативной памяти и смена адреса в блоке 7 формирования адресных кодов не влечет за собой искажения считываемого видеосигнала.

Последней выходной переменной являют-40 ся импульсы окончания цикла выборки (фиг.12 е), поступающие с четвертого выхода блока 10 формирования сигналов выборки на третий вход блока 12 формирования сигналов обращения: Так как на втором и третьем входах элемента И 44 имеется уровень логической "1", то сигнал окончания цикла выборки (фиг. 12 е) проходит через элемент И 44 йа счетный вход тригге- 5О ра 39 и опрокидывает его, устанавливан на его прямом выходе уровень логического "0". На этом цикл выборки заканчивается. Таким образом, длительность цикла выборки определяет- 55 ся от поступления в блок 12 формирования сигналов обращения импульса запроса на цикл считывания до воз245 10 вращения триггера 39 в исходное состояние. Длительность цикла .выборки можно регулировать, изменяя частоту генератора 30 тактовых импульсов.

Помимо указанных вьгходных сигналов разрядов счетчика 29 входными переменными программируемой логической матрицы 31 являются также сигнал цикла записи (фиг.10 и 11 е) и сигнал прерывания страничного режима (фиг.12 ж), поступающие соответственно на второй и первые входы блока 10 формирования сигналов выборки. При наличии сигнала цикла. записи (фиг.11 е) на выходе программируемой логической матрицы 31 Hbl рабатывается сигнал записи (фиг.12 в), поступающий в блок 3 оперативной памяти. Сигнал прерывания страничного режима (фиг.12 ж) предназначен для перевода оперативных запоминающих устройств блока 3 оперативной памяти из страничного режима в режим поэлементной выборки. В рассматриваемом режиме считывания видеосигнала по первому импульсу запроса на цикл считывания перед началом активной части строки триггер 11 опрокидывается и на его выходе устанав-. ливается уровень логического "0", ".е. устанавливается страничный режим работы оперативных запоминающих устройств. В этом режиме сигналвыборки строки (фиг.12. а) принимает уровень логического "0", фиксируя тем самым адрес строки в оперативных запоминающих устройствах блока

3 оперативной памяти.

При последующих запросах на цикл считывания в блоке 10 формирования сигналов выборки формируется только сигнал выборки столбцов (фиг.12 б), который фиксирует изменяющийся в счетчике адресов считывания адресный код столбцов считывания. В страничном режиме выборки энергопотребление блока оперативной памяти 3 определяется величиной Р,„ (фиг.9 б), а временные диаграммы сигналов выборки строк и столбцов представлены соответственно на фиг.8 а и б. Окончание страничного режима происходит при переключении триггера 11 в исходное состояние сигналом с выхода элемента

ИЛИ 13, поступающим на вход триггера 11.

Длительность страничного режима оперативньгх запоминающих устройств

ll 1 ограничивается максимальной длительностью сигнала выборки строк, равной

10 мкс, с одной стороны и необходимостью выполнения автоматической регенерации содержимого блока 3 оперативной памяти с другой стороны.

Поскольку регенерация производится перебором адресов строк, то за период регенерации оперативных запоминающих устройств (Т „ =2 мкс) необходимо обратиться к всем строкам.

Для этого на каждой строке телевизионного изображения длительностью

64 мкс необходимо перебрать не менее

4-5 адресов строк оперативного запоминающего устройства емкостью

16К и не менее 8-9 адресов строк оперативного запоминающего устройст-. ва емкостью 64К. Это означает, что с учетом ограничения на длительность сигнала выборки строк, оптимальной непрерывной длительностью цикла считывания группы отсчетов (фиг.8) будет 7-8 мкс. Такие периоды формируются с помощью счетчика 33 адресов считывания и мультивибратора 37, вход которого соединен с выходом соответствующего разряда счетчика 33.

Сигнал с выхода мультивибратора 37 поступает на вход элемента ИЛИ 13 и далее на вход триггера 11, опрокидывая его. Страничный режим прекращается, сигнал выборки строк принимает уровень логической "1". Однако с приходом очередного импульса запроса на цикл считывания триггер

11 вновь опрокидывается и восстанавливается страничный режим, в режиме считывания обеспечивается пониженное энергопотребление и автоматическая регенерация содержимого блока

3 оперативной памяти.

Запись входного видеосигнала производится следующим образом.

Во время строчного гасящего импульса вещательного стандарта, когда импульсы запроса на цикл считывания отсутствуют (фиг. 10 б),коммутаУ тор 22 пропускает на выход импульсы запроса на цикл записи непосредственно с выхода мультивибратора 21, что обеспечивается подачей на управляющий вход коммутатора 22 сигнала с выхода триггера 28. На прямом ходу строки, когда имеются импульсы запроса как на цикл считывания, так .и асинхронные с ними на цикл записи, происходит формирование импульсов

25б245 12

5 l0

55 запроса на цикл записи, привязанных по времени к регулярно формируемым импульсам запроса на цикл считывания. При этом импульс запроса на цикл записи поступает на второй установочный вход триггера 20 и опрокидывает его, открывая элемент И 19 для прохождения импульса, сформированного с помощью мультивибратора

25, временное положение которого соответствует фиг. 11 б. На прямом ходу строки этот импульс проходит через коммутатор 22 и является импульсом запроса на цикл записи, что обеспечивает бесконфликтное поочередкое формирование сигналов обращения к памяти. Сформированный таким образом импульс запроса на цикл записи поступает на установочный вход триггера 40.

Во время строчного гасящего импульса, когда импульсы запроса на цикл считывания отсутствуют, работа блока 12 формирования сигналов обращения соответствует фиг. 10 за ис-, ключением того, что сигнал цикла считывания (фиг.10 в) отсутствует, а появляется аналогичный сигнал цикла записи на прямом выходе триггера

40 (фиг.10 ж) и на выходе элемента

И 43. На прямом ходу строки режим работы блока 12 формирования сигналов обращения представлен диаграммами на фиг.11. Выполнение цикла выборки по импульсу запроса на цикл считывания (фиг. 11 а) происходит аналогично описанному.

С приходом импульса запроса на цикл записи триггер 40 опрокидывается (фиг. 11 r). Сигнал с инверсного выхода триггера 40 опрокидывает триггер 42, поскольку на его I и К-входах имеется логическая "1", поступающая с прямого выхода триггера 39, и на прямом выходе триггера 42 появляется импульс (фиг.11 з), который определяет конец страничного режима считывания, чтобы дать воэможность обращения к памяти в одном цикле записи.

Сигнал с инверсного выхода триггера

42 закрывает элемент И 45, чтобы не допустить опрокидывания триггера 40 по первому импульсу окончания цикла выборки (фиг. 11 ж). По этому импульсу опрокидываются только триггеры

39 и 42 (фиг.11 в), с этого момента на выходе элемента И 43 формируется сигнал цикла записи,а на выходе

13 1256 элемента ИЛИ 46 по-прежнему остается ,сигнал (фиг,11 д) обращения к памяти.

После окончания цикла записи в память BTopbIM импульсом окончания 5 цикла выборки (фиг ° 11 ж) триггер 40 возвращается в исходное состояние, а импульсом с выхода элемента И 45 (фиг. 10 и и 11 и) — триггер 20 бло-ка 6 управления режимом записи. Таким образом, во время строчных гасящих импульсов вещательного стандарта цикл записи в блок 3 оперативной памяти выполняется в момент поступления импульса запроса на цикл записи в блок 12 формирования сигналов обращения, а на прямом ходу строки цикл записи выполняется с прерыванием страничного режима считывания (фиг. 12), обеспечивая характеристику 2О энергопотребления блока 3 оперативной памяти, соответствующую предла-. гаемому устройству (фиг.9 в) по срав— нению с известным,(фиг.9 а).

Формула изобретения

Устройство для преобразования малокадрового телевизионного стандарта, содержащее последовательно соединенные аналого-цифровой преоб- 30 разователь, первый блок буферной памяти и блок оперативной памяти, второй вход которого соединен с первым выходом блока формирования адресных кодов, первый вход которого объединен с первым входом блока управления режимом записи и является входом синхросигнала устройства, цифроаналоговый преобразователь и блок управления режимом считывания, первый 40 и второй выходы которого подключены соответственно к второму и третьему входам блока управления режимом записи, первый и второй выходы которого подключены соответственно к второ- 45 му и :ретьему входам первого блока буферной памяти, причем вход аналогоцифрового(преобразователя и выход цифроаналогового преобразователя яв245

14 ляются соответственно входом и выходом устройства, о т л и .ч а ю щ ее с я тем, что, с целью снижения потребляемой мощности,в него введены второй блок буферной памяти, включенный между выходом блока оперативной памяти и входом цифроаналогового преобразователя, второй и третий входы второго блока буферной памяти соединены соответственно с третьим выходом и первым входом блока управления режимом считывания блок формирования сигналов обращения, элемент

ИЛИ, триггер и блок формирования сигналов выборки, последовательно включенные между третьим выходом блока управления режимом записи и третьим входом блока оперативной памяти; а также блок синхронизации, первый и второй выходы которого соединены соответственно с первым и вторым входами блока управления, режимом считывания, а третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами блока формирования адресных кодов, четвертый и пятый входы которого соединены соответственно с вторым и третьим выходами блока формирования сигналов выборки, второй вход которого объединен с шестым входом блока формирования адресных кодов и соединен с вторым выходом блока формирования сигналов обращения, при этом четвертый выход блока управления режимом считывания подключен к второму входу триггера и к второму входу блока формирования сигналов обращения, третий вход и третий выход которого соединены соответственно с четвертым выходом и третьим входом блока формирования сигналов выборки, четвертый выход блока формирования сигналов обращения подключен к четвертому входу блока управления режимом записи, а второй выход блока формирования адресных кодов подключен к второму входу элемента ИЛИ.

1256245

/Р,мэряР) а ао

1256245

Юмам/

1256245

Составитель А. Прозоровский

Редактор И. Шулла Техред М.Ходанич Корректор И. Муска

Заказ 4838/59 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

И б

Р

8 д е

d

8 д е