Устройство для распределения заданий

 

Изобретение относится к облас- Iти вычислительной техники и может :быть использовано в устройствах для распределёгшя заданий в многопроцессорных вычислительны х системах. Цель изобретения - повьтение достоверное- : ти выполнения пакета заданий за счет учета состояний процессоров, определенных по результатам выполнения предыдущих заданий. Устройство содержит блок управления, элементы ИЛИ, группы элементов И, группы элементов ИЖ, регистры, группу элементов НЕ, блок счетчиков, два регистра сдвига. В устройстве можно использовать естественную избыточность в многопроцессорных вычислительных системах и, тем самым, повьтшать достоверность выполнения пакета заданий. 2 ил. i (Л to ел к Р5 i4 Ч

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН (50 4 G

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1, 1

ГОСУДАРСТ6ЕННЫЙ НОМИТЕТ. СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) .3731441/24-24 (22) 13,04.84 (46) 15.09.86. Бюл. У 34 :(72) А. К. Ганитулин и В. Г. Курапин (53) 681.325(088,.8) (56) Авторское свидетельство СССР р 9572.11, кл. С 06 F 9/46, 1982.

Авторское свидетельство СССР

Ф 903876, кл..G 06 F 9/00, 1982. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ (57) Изобретение относится к облас ти вычислительной техники и может быть использовано в устройствах для распределения заданий в многопроцес„.SU„„1257647 А 1 сорных вычислительнйх системах. Цель изобретения — повьппение достовернос- . ти выполнения пакета заданий за счет учета состояний процессоров, определенных по результатам выполнения предыдущих заданий. Устройство содержит блок управления, элементы ИЛИ, группы элементов И, группы элементов

ИЛИ, регистры, группу элементов НЕ, блок счетчиков, два регистра сдвига.

В устройстве можно использовать естественную избыточность в многопроцессорных вычислительных системах и, тем самым, повышать достоверность выполнения пакета заданий. 2 ил.

1257647

Блок I управления (фиг. 2) содержит группы элементов И 31 — 33, элементы ИЛИ 34 — 36, счетчики 37 — 39, регистры 40 и 4!, счетчик 42 с цепями сдвига, схемы сравнения не боль- 40 ше 43, з, группу схем сравнения на равенство 44, триггеры 45-48, генератор 49,д, группы элементов 50-52 задержки, элемент 53 задержки, элемент ИЛИ 54, элементы И 55-60, груп- 45 пу элементов И 61, группу элементов 62 задержки, элемент 63 задержки, элементы ИЛИ 64-67, элемент 66 задержки, элементы И 68,z, генератор

69 импульсов, элемент ИЛИ 70, элементы НЕ 71,, элемент И 72, элемент 73 задержки, вход 74, выходы 7577, вход 78, группу входов 79, вход

80, группу входов 81, вход 82, выходы 83-85, группу входов 86 и выход 87.

Устройство работает следующим образом.

Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий в вычислительной системе.

Цель изобретения — повышение достоверности выполнения пакета заданий за счет учета состояний процессоров, определенных по результатам выполнения предыдущих заданий.

На фиг, приведена структурная 1О схема устройства; на фиг. 2 — структурная схема блока управления.

Устройство содержит блок 1 управления, элементы ИЛИ 2 и 3, регистр 4, регистр 5 сдвига, элемент ИЛИ 6, ре- 15 гистр 7 сдвига, элемент ИЛИ 8, регистры 9 и IO первую, вторую и третью группы элементов И 11, первую, вторую и третью группы элементов

ИЛИ 12, регистр 13, группу !4 элемен- 20 тов ИЛИ, группу элементов И 15, группу элементов И 16, группу элементов

НЕ !7, группу элементов И 18> блок 19 счетчиков, группу элементов И ?0 выход 21 отказа устройства, группы информационных входов 22 и 23 устройства, группу информационных выходов

24 устройства, установочный вход 25 устройства, группу информационных выходов 26 устройства, группы информа- 30 ционных входов 27 и 28 устройства, группу информационных выходов 29 устройства, группу сигнальных выходов 30 устройства.

В исходном состоянии регистры 4, 5:, 7, 9, 10 и 13, блок 19 счетчиков обнулены подачей единичного сигнала на вход 25 начальной установки устройства, этим же сигналом через элемент ИЛИ 54 обнуляются счетчики 3739 и 42, регистры 40 и 41, триггер

45. Триггеры 46 — 48 обнуляются при наличии нулевой информации в регистрах 4, 5 и 7 ° Код свободных процессоров заносится в регистр 10 по сигналам окончания счета по входам 27, поступающим на первые входы элементов И группы 16, к вторым входам которых подключены выходы группы элементов HI . 17, на которых находится единичный сигнал, поскольку сигналы совпадения результатов выполнения задания на входах 28 отсутствуют.

По входам 22 код номера задания поступает на входы элемента ИПИ 2, на выходе которого формируется сигнал, управляющий запуском генератора

49 импульсов, Одновременно по входам 23 код необходимого для выполнения задания числа процессоров поступает на вторые входы элементов И 31 и на единичные входы резистров 5 и

7, Код количества свободных процессоров с регистров 9 и !О поступает на вторые входы элементов И 32, а код количества процессоров, занятых дублированием — с регистра 13 на вторые входы элементов И 33. Импульс с выхода генератора 49,, задержанный на элементах 50 задержки, разрешает последовательное прохождение единиц кода необходимого числа процессоров через элементы И 31 ° Каждая единица с выхода соответствующего элемента И 31 поступает через элемент ИЛИ 34 на вход счетчика 37 и на вход счетчика 42 с цепями сдвига.

В результате опроса импульсом с выхода генератора 494 всех элементов

И 31 в счетчике 37 формируется двоичный код необходимого числа процессоров, в регистре 40 — принятый однопозиционный код необходимого числа процессоров, представляющий собой совокупность единиц, последовательно расположенных в младших разрядах регистра 40, а э счетчике 42 с цепями сдвига — двоичный код удвоенного необходимого числа процессоров.

Удвоение количества необходимого числа процессоров получается в ре1257647 зультате сдвига содержимого счетчи° ка 42 на один разряд влево по импульi cy, поступающему с последнего элемента 50 задержки на сдвигающий вход счетчика 42. Импульс. с выхода первого генератора 49< импульсов, задержанный на элементах 51 задержки, также разрешает последовательное прохождение единиц кода количества свободных процессоров через элементы .И 32. 1б

Каждая единица с выхода соответствующего элемента И 32 поступает через элемент ИЛИ 35 на вход счетчика 38 и на вход, управляющий сдвигом регистра 41, производя сдвиг вправо.содер- 15 жимого регистра, что обеспечивает освобождение старшего разряда для приема очередной единицы кода количества свободных процессоров через элемент 73 задержки, Кроме того, каж- 20 дая единица проходит через элемент

ИЛИ 36 на вход счетчика 39. B результате этого в счетчиках 38 и 39 формируется двоичный код количества свободных процессоров, а в регистре 25

41 — однапозиционный код, представляющий собой совокупность единиц, количество которых равно количеству свободных процессоров.

Импульс с выхода последнего эле- 30 мента 51 задержки, задержанный на. элементах 52 задержки, разрешает последовательное прохождение единиц кода количества процессоров, занятых дублированием, через элементы И 33.

Каждая единица с выхода соответствующего элемента И 33 поступает через элемент ИЛИ 36 на вход счетчика 39, формируя тем самым двоичный код суммы количества свободных процессоров 4О и количества процессоров, занятых дублированием, Сигнал с выхода последнего элемента 52 задержки задерживается на элементе 53 задержки, Время задержки 45 выбирается таким, чтобы импульс с выхода элемента 53 задержки переключал триггер 45 в единичное состояние только г1осле того, когда на счетчиках 37-39, регистрах 40 и 41 и счет- 50 чике 42 с цепями сдвига закончится процесс формирования кодов.

Двоичный код необходимого числа процессоров, полученный на счетчике

37, поступает на первый вход первой 55 схемы 43 сравнения на больше и на первый вход третьей схемы 43 сравЭ нения на больше. Двоичный код удвоенного необходимого числа процес соров, полученный на счетчике 42, с цепями сдвига, поступает на первый вход второй схемы 43 сравнения на больше, Двоичный код количества сво- бодных процессоров, полученный на счетчике 38, поступает на вторые входы второй 43, и третьей 43 схем сравнения.на больше, а двоичный код суммы количества свободных процессоров и количества процессоров, занятых дублированием, полученный на счетчике 39 — на второй вход первой схемы 43 сравнения на больше.

Если количество процессоров, необходимых для выполнения задания, больше суммы количеств свободных процессоров и процессоров, занятых дублированием, то на выходе первой схемы 43 1 сравнения на больше формируется единичный сигнал, который поступает на первый вход элемента

И 55, на второй вход которого поступает единичный сигнал с триггера 45.

В результате на выходе элемента И 55 появляется единичный потенциал, ко- торый поступает на выход 21 в качестве сигнала отказа от выполнения задания. Кроме того, этим сигналом через элемент ИЛИ 54 производится обнуление счетчиков 37-39 и 42, регистров 40 и 41, и триггер 45 переключается в нулевое состояние. При этом на выходе элемента И 56 формируется нулевой сигнал, который блоки. рует выходы второй 43 и третьей о

43> схем сравнения на больше.

Если количество необходимых процессоров меньше или равно количеству свободных, то на выходе элемента

И 56 появляется единичный потенциал, который разрешает прохождение сигнала с выхода второй схемы 43 сравнения через элементы И 57 и 58. Если удвоенное количество процессоров, не" обходимых для выполнения задания, меньше или по крайней мере равно количеству свободных процессоров, то на выходе второй схемы 43 сравнения, на больше единичный сигнал не появляется. Следовательно, нулевой сигнал с выхода элемента И 57 .блокирует выход третьей схемы 43> сравнения, . а на выходе элемента И 58 .с появлением единичного потенциала с триггера 45 формируется единичный сигнал, который через элемент ИЛИ 54 обнуляет счетчики 37-39 и 42, регистры 40

5 1257647 и 41 и переключает н нулевое состоя- ни ние триггер 45. Кроме того, этот ст сигнал поступает на вход, управляющий приемом в регистры 5 и 7, обес- о печивая прием кода необходимого чис- п ла процессоров н регистры 5 и 7. рь

В случае. совпадения единиц в раз- н рядах регистра 5 и регистров 9 и 10 ч соответствующие группы элементов

И 11 разрешают прохождение кода номе- !О н ра задания, поступающего по входам п

22, на вход соответствующих процес- ра соров для выполнения. При появлении кода номера задания на выходах групп элементов И 11, появляются сигналы на выходах соответствуннцих элеменз тов ИЛИ !2, которые обнуляют соот ветствующие триггеры регистра 5 и с регистров 9 и 10 и переключают в P единичное состояние соответствующие 20 триггеры регистра 13.

Одновременно с этим, в случае совпадения единиц в разрядах регистра 7 и регистров 9.и 10, соответ- 25 ствующие группы элементов И 11 разрешают прохождение кода номера задания на вход соответствующих процессоров для дублированного выполнения.

К этому времени си».нал с выхода элемента И 58, проходя через элемент

ИЛИ ° 70, устанавливает в единичное состояние триггер 47. Если количество разрядов регистров 5 и .7, оставшихся в единичном состоянии, отлично от ну. З5 ля, то на выходе элемента ИЛИ формируется единичный сигнал, который через элемент HF. 71 проходит на нулевой триггера 47» не меняя его состоя.ния. Потенциал с единичного выхода 40 триггера 47 разрешает прохождение импульсов, формируемых генератором

69 импульсон, через соответствующий элемент И 68 на входы, управляющие сдвигом регистров 5 и 7, где проис- 45 ходит сдвиг кода необходимого числа процессорон: в регистре 7 " н сторону возрастания номеров процессорон, а в регистре 5 — в сторону убывания этих номеров. При совпадении единиц в соответствующих разрядах регистров 5 и 7 и регистров 9 и 10 происходит выдача кода номера задания через группу элементов И 11 íà входы .

:Усоответствующих процессоров для выполнения и дублирования, обнуление соответствующих триггеров регистров

5 и. 7, регистров 9 и 10 и переключее в единичное состояние соответвующих триггеров регистра !3, Если все триггера регистров 5.и 7 бнулены, то на выходе элемента ИЛИ оявляется нулевой потенциал, .кото»й через элемент НЕ 71> поступает а нулевой вход триггера 47, переклюая его в нулевое состояние. На едиичном выходе триггера формируется улевой сигнал, который запрещает похождение импульсон с выхода генетора 69 импульсов через элемент И68.

Если удвоенное количество процесоров, необходимых для выполнения адания, больше количества свободных процессоров, то на выходе второй хемы 43 сравнения на больше формиуется единичный сигнал. Этот сигнал оступает на второй вход элемента

57, на первый вход которого поступает единичный потенциал с выхода элемента И 56, а на третий вход— единичный сигнал с триггера 45. В результате на выходе элемента И 57 появляется единичный потенциал, который разрушает прохождение сигнала с выхода третьей схемы 43З сравнения на больше через элементы И 59 и 60.

Если количество свободных процессоров больше или по крайней мере равно количеству процессоров, необходимых для выполнения задания, то на выходе третьей схемы 43> сравнения на больше единичный сигнал не появляется, Следовательно, на выходе элемента

И 59 будет нулевой сигнал, а на выходе элемента И 60 с приходом единичного потенциала с триггера 45 появляется единичный сигнал, который через элементы ИЛИ 64 и 54 обнуляет счетчики 37-39 и 42, регистры 40 и

41 и переключает н нулевое .состояние триггер 45. Кроме того, этот сигнал через элементы ИЛИ 64 и.3 поступает на вход, управляющий приемом в регистр 7, обеспечивая прием кода необходимого числа процессоров и этот регистр.

В случае совпадения единиц в разрядах регистра 7 и регистров 9 и 10 соответствующие группы элементов

И 11 разрешают прохождение кода номера задания, поступающего по входам 22, на входы с,от етстующих процессоров для вь»полнения.

К этому времени сигнал с выхода элемента И 60, проходя через элемент

ИЛИ 70, устанвалинлет в единичное

647 8 ющне разряды однопозиционного кода количества процессоров, необходимых для выполнения задания, находящегося в регистре 40. Если на входй одноразрядной схемы сравнения на равенство поданы одинаковые сигналы (оба нули или оба единицы}, то на вылы, то на выходе формируется единичный потенциал, Таким образом, на выходах однораэрядных схем 44 сравнения на равенство образуется однопоэицнонный код, представляющий собой совокупность единиц, количество которых равно разности между количеством процессоров, необходимых для выполнения задачи, и количеством свободных процессоров.

Импульс с выхода второго генератодержки 62, разрешает последовательное прохождение единиц кода разности через элементы И 61. Каждая единица с выхода соответствующего элемента для приема очередной единицы кода разности через элемент 66 задержки.

Сигнал с выхода последнего элемен- та 62 задержки задерживается на элементе 63 задержки {время задержки выбирается таким, чтобы импульс с выВ случае совпадения единиц в разрядах регистров 4 и 13 при появлении единичного потенциала с триггера 46 соответствующие группы элементов

И 11 разрешают прохождение кода номера задания, поступающего по шинам номера задания, на вход соответствующих процессоров для их освобождения от дублирования. При появлении кода номера задания на выходах групп элементов И 11 появляются сигналы на входах соответствующих элементов

ИЛИ 12, которые обнуляют соответОдновременно однопозиционный код количества свободных процессоров, 7 1257 состояние триггер 47. Если количест" находящийся в регистре 41, поступает ва триггеров регистра 7, оставшихся на первые входы одноразрядных схем в единичном состоянии, отлично от 44 сравнения на равенство, на вторые нуля, иа выходе элемента ИЗИ1 б фор- входы которых поступают соответствумируется единичный сигнал, который через элемент НЕ 71 проходит на нулевой вход триггера 47, не меняя его состояния. Потенциал с единичного выхода триггера 47 разрешает прохождениЕ импульсов, формируемых гене- 10 ратором 69 импульсов, на вход, управляющий сдвигом, регистра 7, где ходе схемы появляется нулевой потенпроисходит сдвиг кода необходимого циал, если на входе — разные сигначисла процессоров в сторону возрастания номеров процессоров. При сов- 15 падении единиц в соответствующих разрядах регистра 7 и-регистров 9 и

10 нроисходит выдача кода номера задания через группу элементов И 11 на входы соответствующих процессоров 20 и обнуление соответствующих разрядов регистра 7 и регистров 9 и 10.

Если все разряды регистра 7 обнулеиы, то на выходе элемента ИЛИ 6 появляется нулевой потенциал, кото- 25 ра 49„, задержанный .на элементах зарый через второй инвертор 71 поступает на нулевой вход триггера 47, переключая его в нулевое состояние.

На единичном выходе триггера формируется нулевой сигнал, который запре-зО И 61 поступает через элементыИЛИ 65. щает прохождение импульсов с выхода и 67 на вкод, управляющий сдвигом, генератора 69 импульсов через эле- регистра 4, производя сдвиг вправо мент И 68. содержимого регистра, что обеспечиЕсли количество процессоров, не- вает освобождение старшего разряда обходимых для выполнения задания, больше количества свободных процессо ров, то на выходе третьей схемы 43

:сравнения на больше формируется единичный сигнал. Этот сигнал поступает на второй вход элемента И 59, íà 4p . первый вход которого поступает еди- хода элемента 63 задержки переключал ничный потенциал с выхода элемента триггеры 46 и 48 в единичное состояИ 57, а на третий вход — единичный ние только после того, когда на ресигнал с триггера 45. В результате гистре 4 закончится процесс формирона выходе элемента И 59 появляется 4 Вання кода) ° единичный потенциал, который через элементы ИЛИ 64 и 3 поступает на вход, управляющий приемом в регистр

7, обеспечивая прием кода необходимого числа процессоров s этот регистр, а через элементы ИЛИ 64 и 54 . обнуляет счетчики 37-39 и 42, регистры 40 и 41 и переключает в нулевое .состояние триггер 45. Кроме того, этот потенциал запускает второй у генератор 49 рдиночных импульсов.

647

1О

И 68.

9 1257 ствующие триггеры регистров !3 и 4 и переключают в единичное состояние соответствующие триггеры регистров

9 и 10.

Если количество триггеров регистра 4, оставшихся в единичном состоя. нии, отлично от нуля, то на выходе элемента ИЛИ 8 формируется единичный сигнал, который через элемент.НЕ 71 проходит на нулевой вход триггера

47., не меняя его состояния. Потен. циал с единичного выхода триггера 46 .

-pssp9HtsBT прохождение импульсов, формируемых генератором 69 импульсов, через соответствующий элемент И 68 и элемент ИЛИ 67 на вход, управляющий сдвигом регистра 4, где происходит сдвиг кода в сторону убывания номе-. ров процессоров. .При совпадении единиц в соответствующих разрядах регистров 4 и 13 происходит выдача кода номера задания через группу элементов И 11 на входы соответствующих процессоров для их освобождения ат дублированного выполнения заданий, обнуление саответствунпцнх триггеров

4 и 13 и переключение в единичное состояние соответствующих триггеров регистров 9 и 10.

Если .все триггеры регистра 4 абну. 30 лены, то на выходе элемента ИЛИ 8 появляется нулевой потенциал, который через элемент НЕ 71 поступает на нулевой вход триггера 46, переключая

его в нулевое состояние, На единичном выходе. триггера формируется нулевой сигнал, который запрещает прохождение импульсов с выхода генерато ра 69 импульсов через соответствующий элемент И 68. Одновременно с 4О этим единичный сигнал с выхода элемента НЕ 71< проходит через элемент

И 72, на второй вход которого подается единичный потенциал с выхода триггера 48, и элемент ИЛИ 70, уста- 45 навливая триггер,47 в единичное состояние, 4

Б случае совпадения разрядов регистра 7 и регистров 9 и 10 группы

: элементов И 11 разрешают прохожде- 50 ние кода номера задания на входы соответствующих працеасоров. При появлении кода номера задания на выходах групп элементов И 11 появляются сиг-. нйпа на выходах элементов ИЛИ 12, Я которые абнуляют триггеры регист ров 7, 9 и 10. Если количество триггеров регистра 7, оставшихся в единичнам состоянии, отлично от нуля, на выходе элемента ИЛИ 6 формируется. единичный сигнал, который через элемент 71 проходит на нулевой вход триггера 47, не меняя его состояния.

Потенциал с единичного выхода триггера 47 разрешает прохождение импульсов, формируемых генератором 69 импульсов, на вход, управляющий сдвигом регистра 7, где происходит сдвиг кода необходимого числа процессоров в сторону возрастания номеров процессоров. При совпадении разрядов регистров 7, 9 и IO происходит выдача кода номера задания через группу элементов И 11 на входы процессоров и обнуление разрядов регистров 7, 9 и IO, Если все триггеры регистра

7 обнулены„ то на выходе элемента

ИЛИ 6 появляемся нулевой потенциал, который через элемент НЕ 7I поступает на нулевой вход триггера 47, переключая его в нулевое состояние.

На единичном выходе триггера формируется сигнал, который запрещает прохождение импульсов с выхода генератора 69 импульсов через элемент

Па окончании выполнения задания с процессоров на входы 27 поступают сигналы окончания выполнения задавил, которые подключены к первым входам элементов И 15 и 16, к вторым входам группы элементовИ 15 подключен сигнал совпадения результатов выполнения задания, при совпадении сигналов вэвадятся соответствующие триггеры регистра 9, к вторым входам группы элементов И 16 подключен .сигнал несовпадения результатов выполнения задания, сформированный группой элементов НЕ 17. Таким образом, группа элементов И 16 управляет приемам в регистр 10.. Кроме того, сигнал несовпадения результатов вйполнения задания с процесса" ров, занятых дублированием, поступает на счетный вход соответствующего счетчика блока 19. Если количество несовпадений в счетчике становится больше или равно трем, то на выходе соответствующего элемента И 20 формируется сигнал блокировки, который абнуляет соответствующий разряд регистра 10. формулаизобретения

Устройство для распределения зада. ний, содержащее блок управления, 1257647

12 два регистра сдвига, четыре элемента ИЛИ, три группы элементов И, три группы элементов ИЛИ и три регистра, причем первая группа информационных входов устройства соединена с входами первого элемента ИЛИ и с первыми входами элементов И первой, второй и третьей групп, выходы которых соединены с входами элементов ИЛИ одноименных групп и с одноименными 10 группами информационных выходов устройства, .вторые входы элементов И первой группы соединены е выходами первого регистра и с входами второго элемента ИЛИ, выход которого соединен с вторым входом блока управления, третьи входы элементов И первой группы соединены с первым выходом блока управления, первая группа входов которого соединена с вто- 20 рой группой информационных входов устройства, с информационными входами первого и второго регистров сдвига, выходы элементов ИЛИ первой группы соединены с информационными входами первого и второго регистров, вход сброса и тактовый вход первого регистра соединены соответственно с вторым и третьим выходами блока управления, выходы второго регистра 30 соединены с четвертыми входами элементов И первой группы и с второй группой входов блока управления, четвертый выход которого является вы ходом отказа устройства, третья 35 группа входов блока управления соединена с группой выходоВ третьего регистра, выходы элементов И второй и третьей групп соединены с входами одноименных элементов ИЛИ второй и 40 третьей групп, вторые входы элементов И второй группы соединены с группой выходов второго регистра сдвига и с соответствующими входами третьего элемента ИЛИ, выход которого сое- 45 динен с третьим входом блока управления, пятый и шестой выходы которого соединены соответственно с первым и вторым входами четвертого элемента

ИЛИ, выход которого соединен с вхо- 50 дом управления сдвигом первого.регистра сдвига, группа выходов которого соединена с вторыми входами элементов И третьей группы, третьи входы соответствующих элементов И второму и третьей групп соединены с выходами. третьего регистра, первая группа информационных входов которого соединена с выходами элементов It!IH второй и третьей групп и с выходами второго регистра, группы входов сброса первого и второго регистров сдвига соединены соответственно с выходами элементов ИЛИ третьей и второй групп, входы общего сброса первого и второго регистров сдвига соединены с седьмым выходом блока управления, шестой выход которого соединен с входами управления сдвигом второro регистра сдвига, соответствующие входы третьего элемента ИЛИ соединены с выходами первого регистра сдвига, о т л и ч а . ю щ е е с я тем, что, с целью повышения достоверности выполнения паке-. та заданий за счет учета состояний процессоров, определенных по результатам выполнения предыдущих заданий, в него введены четвертый регистр, четвертая, пятая, шестая, седьмая группы элементов И, группа элементов НЕ, блок счетчиков, причем выходы второго регистра подключены к первым входам элементов И четвертой группы, вторые входы которых подключены к выходам элементов

HE группы и к первым входам элементов И пятой группы, входы элементов

НЕ группы подключены к третьей груп-. пе информационных входов устройства и к первым входам элементов И шестой группы, вторые входы элементов И пятой и шестой групп подключены к четвертой группе информационных входов устройства, выходы элементов

И шестой группы подключены к группе информационных входов четвертого регистра, выходы элементов И пятой группы подключены к второй группе информационных входов третьего регистра, выходы. элементов И четвертой группы подключены к счетным входам блока счетчиков, выходы блока счетчиков подключены к входам соответствующих элементов И седьмой группы, выходы элементов И седьмой группы подключены к обнуляющим входам соот" ветствующих разрядов .третьего реги-, стра и к группе сигнальных выходов устройства, установочные входы блока счетчиков и всех регистров устройства, кроме первого регистра,и .. четвертый вход блока управления соединены с установочным входом устройства, группа выходов четвертого регистра соединена с третьей группой входов блока управления и с третьи1З 1257á ми входами элементов И второй и третьей групп, входы сброса четвер ого регистра соединены с выходами первого элемента ИЛИ второй группы и пос.леднего элемента ИЛИ третьей группы, нулевые входы четвертого регистра соединены с выходами последних

47 l4 элементов И второй и третьей групп, входы элементов ИЛИ четвертой группы соединены с выходами элементов

ИЛИ второй группы, входы сброса второго регистра соединены с выходами элементов ИЛИ четвертой группы.

1257647

77

Составитель М, Кудряшев

Редактор Л. Веселовская Техред Л.Сердюкова Корректор С, Черни

Заказ 4958/48 Тираж 671 Подписное

ВНИИПИ Государственного- комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 .Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4