Реверсивный счетчик

 

Изобретение относится к области цифровой техники. Может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков. Цель изобретения -- повышение надежности устройства. В устройство, содержащее в каждом разряде, кроме М-го разряда, элементы И-НЕ 2,3 и симметричный, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах 5,4 и 6,7 и одном триггере памяти 8,9 в базисе И-НЕ, шину 10 сложения, шину 11 вычитания, тактовую шину 12, для достижения цели введены новые функциональные связи. Если, например, К-3, то данное техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 ta). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения. Цель изобретения достигается за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия. 1 ил. с (Л /-/ 1C сд 00 оо со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 Н 03 К 23 56

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ВГ ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ „-Ь.

7=М б 9

7 3

3 (21) 3888380/24-21 (22) 23.04.85 (46) 15.09.86. Бюл, № 34 (72) В. Ф. Мочалов, В. Н. Николаев и F.. К. Семенов (53) 621.374 (088,8) (56) Лазер И. М. и др. Устойчивость цифровых микроэлектронных устройств. М.: Радио и связь, 1983, с. 177.

Авторское свидетельство СССР

¹ 1003356, кл. Н 03 К 23/02, 1981. (54) РЕВЕРСИВНЫЙ СЧЕТЧИК (57) Изобретение относится к области цифровой техники. Может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков.

1(ель изобретения -- повышение надежности устройства. В устройство, содержащее в каж„„SU„„1257839 А1 дом разряде, кроме М-го разряда, элементы И-НЕ 2,3 и симметричный, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах

5,4 и 6,7 и одном триггере памяти 8,9 в базисе И-НЕ, шину 10 сложения, шину 11 вычитания, тактовую шину 12, для достижения цели введены новые функциональные связи. Если, например, К-3, то данное техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 tz). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения. Цель изобретения достигается за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия. 1 ил.

1257839

55 ((! t,(j)I (() () ((. ((! I); !, )() !

Изобретение относится к цифровой технике и может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков.

Цель изобретения — повышение надежности устройства за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия.

На чертеже изображена функциональная схема М-разрядного реверсивного счетчика при К-З.

Реверсивный счетчик содержит 1-1-1-М разряды, каждый из которых, кроме 1-М-го разряда, содержит первый 2 и второй 3 элементы И-HE и симметричный, а в 1-M-ом разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах

4,5 и 6,7 и одном триггере памяти 8,9 в базисе И-НЕ, с входами первого элемента

2 !i-НЕ разряда соединены шина 10 сложения, единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разряда, а с входами второго элемента 3 И-НЕ разряда соединены шина 11 вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, с нулевыми входами и коммутационными триггерами всех разрядов соединена тактовая шина 12, выходы элементов 2 и 3 каждого разряда, кроме 1-К-1-го и 1-К-го разрядов, соединены с нулевыми входами и коммутационных триггеров последующего разряда, с нулевыми входами коммутационных триггеров каждого из 1-К-1-го разрядов (например 1-2) соединены выходы элементов 2 и 3 И-НЕ всех предыдущих (1-1) разрядов, выходы элементов 2 и 3 И-НЕ 1-К-го разряда соединены с нулевыми входами коммутационных триггеров всех последующих 1-К+1 — 1-М-разрядов, с единичными входами первого коммутационного триггера 1-К-ro разряда соединены шина 10 сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого 1-1 разряда, с нулевыми входами первого коммутационного триггера 1-К-го разряда соединены выходы первых элементов 2 И-НЕ всех предыдущих -1 — 1-2 разрядов и выход второго элемента 3 И-НЕ 1-К-го разряда, с единичными входами второго коммутационного триггера 1-К-го разряда соединены шина 11 вычитания, нулевой выход триггера памяти и нулевой выход второго коммутационного триггера первого разряда 1-1, с нулевыми входами второго коммутационного триггера

I -К-го разряда спели неflj I выходы вторых

:.i M(птов 3 И-НЕ )е х;)релыдуiflkf Y 1-1-1-2 ,,)зря ьои и выход;)(!))1ог(, )с.,)е)гг» 2 И-1И

) ),!.,!).),... ).,) ., ., !. fi 0.(,),(, ))! Р (() П (! (() ((), (, (;(((((, i fril! l()ff (i l>. () () )! i(. (:)(i (5

f5

30 зз ходы первых и вторых элементов 2 и 3

И-НЕ всех предыдущих (1-2) разрядов.

Кроме первого 1-1 разряда выходы первого 2 и второго 3 элементов И-НЕ каждого из разрядов С 1-К+1-го по 1-М-2-й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда.

Устройство работает следующим образом.

Пусть имеет режим сложения, т. е. на шине 10 присутствует I, а на шине 1 — О и пусть триггер 8 и 9 памяти разряда 1-К+1 находится в состоянии лог.«0» (на выходе элемента 8 «О»), а триггеры памяти 8,9 всех остальных разрядов находятся в состоянии лог.«1» (на выходе элемента 8 «1»).

В этом случае на выходах элементов 2 разрядов с 1-1 по 1-К-й присутствует «1», а на выходах элементов 2 остальных разрядов —.

«О». Поэтому при появлении импульса в виде

«1» на тактовой шине 12 срабатывают элементы 6 разрядов 1-1 — 1-К и устанавливают триггеры памяти 8,9 этих разрядов в состояние «О». Одновременно срабатывает элемент

5 разряда 1-К+ 1 и устанавливает триггер

8 9 памяти этого разряда в состояние «1».

В паузе после тактового импульса на выходе элемента 2 разряда 1-К появляется «О», который блокирует все триггеры разрядов, начиная с 1-К+1-го. Лог «1» появится на выходе элемента 2 разряда 1-К лишь после того, как все триггеры памяти 7,8 разрядов 1-! -1-К установятся в состояние логическои 1. Это произойдет за время, равное (2" — 1) Т, где

Т вЂ” период следования импульсов. Поэтому триггеры разрядов 1-К+1 — 1-М в течение этого времени будут блокированы «О» с выхода 2 разряда I-К, а в самих разрядах будут происходить следующие процессы.

Лог.«1» с выхода 2 разряда 1-К+1 поступает на вход элемента 4 разряда 1-К+2.

Поскольку на выходе элемента 8 этого же разряда «1», то на выходе элемента 4 появляется «0», а на выходе элемента 2-«1».

Таким образом на выходе элемента 2 разряда 1-К+2 формируется сигнал переноса в следующий разряд 1-К+3 и т. д. Задержка сигнала переноса в каждом разряде определяется двумя элементами 4 и 2. Для того, чтобы сигнал переноса с разряда 1-К+1 успел распространиться до 1-М-го разряда, прежде чем появится «1» на выходе переноса (выход с элемента 2), разряда 1-К необходимо выбирать количество разрядов с 1-К+1 по

1-М из соотношения 1+1 (2 — I ) Т/t3, где t3 — среднее время задержки элементов 4 и 2 разряда. После того, как на выходе 2 разряда 1-К появится «1», то с приходом очередного тактового импульса срабатывают элементы 6 всех разрядов и их триггеры памяти устанавливаются в состояпие «О», d ох<ма возвращается в исходпое состояние. Аналогичным образом рабо);)е! счетчик в режиме вычитание при усло1257839

Формула изобретения

Составитель Л. Симонова

Редактор Н. Горват Техред И. Верес Корректор И.Муска

Заказ 5040/57 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4 вии, что на шине 10 «О», а на шине 11

«1». Если, например, К-З, то предлагаемое техническое решение позволяет построить

25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 1з). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения, не превышающий 7.

Реверсивный счетчик, содержащий в каждом разряде, кроме М-го разряда, два элемента И-НЕ и симметричный триггер, а в

М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах и одном триггере памяти в базисе

И-НЕ, причем с входами первого элемента И-НЕ разряда соединены шина сложения, единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разряда, а с входами второго элемента И-НЕ разряда соединены шина вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, выходы элементов

И- НЕ каждого разряда, кроме (К-1) -го и

К-го разрядов, соединены с нулевыми входами коммутационных триггеров последующего разряда, с нулевыми входами коммутационных триггеров каждого из (К-1)-го разрядов соединены выходы элементов

И- НЕ всех предыдущих разрядов, выходы элементов И-НЕ К-го разряда соединены с нулевыми входами коммутационных триггеров всех последующих разрядов, с нулевыми входами коммутационных триггеров всех разрядов соединена тактовая шина, с единичными входами первого коммутационного триггера К-го разряда соединены шина сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого разряда, с нулевыми входами первого коммутационного триггера К-ro разряда соединены выходы первых элементов И-НЕ всех предыдущих разрядов и выход второго элемента

И-НЕ К-го разряда с единичными входами второго коммутационного триггера К-го раз15 ряда соединены шина вычитания, нулевои выход второго коммутационного триггера и нулевой выход триггера памяти первого разряда, с нулевыми входами второго коммутационного триггера К-го разряда соединены выходы вторых элементов И-НЕ предыдущих разрядов и выход первого элемента И-НЕ

К-го разряда, отличающийся тем, что, с целью повышения надежности, с единичными входами первого и второго коммутационных триггеров К-ro разряда соединены соответственно выходы первых и вторых элементов И-НЕ всех предыдущих разрядов, кроме первого разряда, а выходы первого и второго элементов И-НЕ каждого из разрядов с (К+1) -ro по (М-2) -й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда.