Демодулятор сигналов с минимальной частотной манипуляцией

 

Изобретение относится к радиотехнике . Цель изобретения - повьшение помехоустойчивости. Демодулятор содержит два де/1ителя частоты (ДЧ) 1 и 6, блок фазовой автоподстройки частоты 2, удвоитель частоты 3, четыре сумматора (С) 4,8,9 и 10 по модулю два, усилитель-ограничитель 5, блок сравнения чисел (БСЧ) 7, дешифратор И, три регистра 12,13 и 14 и RS-триггер 15. При различных чере-, дованиях единичных и нулевых значений информации во входном сигнале демодулятора в регистр 12 записываются сигналы. Эти сигналы формируют на выходах его разрядов в двоичном коде числа 11 и 7 или числа 13 и 14 соответственно при О или 1 во входном сигнале демодулятора. Эти числа дешифрируются сигналами на выходах нулевого или единичного значения информации дешифратора 11, который реализуется в соответствии с переключательными функциями. Цель достигается введением ДЧ 6, БСЧ 7, С 8,9 и 10, дешифратора 11, регистров 12,13 и 14 и RS-триггера 15. 1 ил. i сл Од 09 Од

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1261136

Ш4 Н 04 L 27/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф\ с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМЪ СВИДЕТЕЛЬСТВУ (21) 3903191 /24-09 (22) 28,05.85 (46) 30.09.86. Бюл.¹ 36 (72) И.И,Родькин, А.Н.Завьялов и В.А.Ефимов (53) 621,394.62(088.8) (56) Авторское свидетельство СССР № 932646, кл. Н 04 L 27/14, 1980. (54) ДЕМОДУЛЯТОР СИГНАЛОВ С МИНИМАЛЬ.НОЙ ЧАСТОТНОЙ МАНИПУЛЯЦИЕЙ (57) Изобретение относится к радиотехнике ° Цель изобретения — повышение помехоустойчивости. Демодулятор содержит два делителя частоты (ДЧ)

1 и 6, блок фазовой автоподстройки частоты 2, удвоитель частоты 3, четыре сумматора (С) 4,8,9 и 10 по модулю два, усилитель-ограничитель 5, блок сравнения чисел (БСЧ) 7, дешифратор ll три регистра 12,13 и 14 и RS-триггер 15. При различных чере-, дованиях единичных и нулевых значений информации во входном сигнале демодулятора в регистр 12 записываются сигналы. Эти сигналы формируют на выходах его разрядов в двоичном коде числа 11 и 7 или числа 13 и 14 соответственно при "0" или "1" во входном сигнале демодулятора. Эти числа дешифрируются сигналами на. выходах нулевого или единичного значения информации дешифратора 11, который ре-. ализуется в соответствии с переключательными функциями. Цель достигается введением ДЧ 6, БСЧ 7, С 8,9 и

10, дешифратора 11, регистров 12 13 и 14 и RS-триггера 15. 1 ил, 12f) I I 36

Изобретение относится к радиотех-нике и может использоваться для передачи дискретных сообщений llo проводам и радиоканалам преимущественно на низкой несущей или подвесущей частоте, Цель изобретения — повышение помехоустойчивости, Ila чертеже изображена структурная

Электрическая схема предложенного !О демодулятора.

Демодулятор сигналов с минималь— ной частотной манипуляцией содержит делитель 1 частоты, блок 2 фаэовой

1 автоподстройки частоты, удвоитель 3 частоты, сумматор 4 по модулю два, усилитель-ограничитель 5, дополнительный делитель 6 частоты, блок 7 сравнения чисел, дополнительные первый 8, второй 9 и третий 10 сумматоры по модулю два, дешифратор 11, первый регистр 12, второй регистр

l3 третий регистр !4, RS-триггер 15, 1

Демодулятор работает следующим образом.

При отсутствии сигнала на входе демодулятора на выходе усилителя-ограничителя 5 присутствует сигнал с уровнем логического "0 . При этом

30 на выходах сумматора 4 и дополнительного сумматора Я по модулю два образуются противофаэные сигналы в виде меандров с частотой следования вдвое ниже тактовой частоты, на выходе дополнительного сумматора 9 по модулю З5 два сигнал с уровнем логической а на выходе дополнительного сумматора 10 по модулю два сигнал с уровнем логического "0", Сигналы с выхода дополнительного сумматора 8 по моду- 40 лю два записываются в первый разряд регистра 13 по передним фронтам сигналов с инверсного выхода делителя

l частоты, сигналы с этого же выхода записываются в первый разряд регистра 14 по передним фронтам сигналов с прямого выхода делителя 1 частоты.

Во вторые разряды регистров !3 и 14 записываются сигналы с выхода дополнительного сумматора 9 по модулю два, Запись происходит одновременно с записью сигналов в первые разряды регистров 13 и 14, В результате на выходах разрядов регистров 13 и 14, в конце каждого тактового интервала 55 устанавливаются двоичные коды равных чисел, что позволяет блоку 7, сравнения чисел в этот момент сформировать на своем выходе сигнал с уровнем логическая "I", Блок 7 сравнения чисел строится в соответствии с переключительной функцией 4-ь (Аг О В,) (А, О+ В,), Сигналы с выходов сумматоров 4 и дополнительных сумматоров 8,9 и 10 по модулю два поступают на установочные S- и информационные D-входы разрядов регистра 12 по установочным

S âõîäàì. Это приводит к тому,что на выходах разрядов регистра 12 устанавливается в двоичном коде число 7, которое дешифрируется дешифратором

11 сигналом логическая "1" на выходе нулевого значения информации, Сигнал "1" с выхода нулевого значения информации дешифратора 11 устанавливает КБ-триггер 5 no R-входу в нулевое состояние, что приводит к установке сигнала "О" на выходе демодулятора, Обновление информации, записанной в регистр 12 на следующий тактовый интервал, производится за счет записи информации по информационным Ц -входам разрядов регистра

)2 по переднему фронту сигнала с выхода блока 7 сравнения чисел, поступающего на тактовый С-вход регистра 12.

При поступлении на вход демодуляи и тора сигнала, соостветствующего 0 информации, на выходах разрядов регистра 12 устанавливается в двоичном коде число 11, которое дешифрируется дешифратором ll также сигналом на выходе нулевого значения информации, Этот сигнал подтверждает нулевое состояние RS-триггера 15.

При поступлении на вход демодуляи тора сигнала, соответствующего 1 информации, на выходах разрядов реги. стра 12 устанавливается в двоичном коде число 13, которое дешифрируется дешифратором 11 сигналом на выходе единичного значения информации, Этот сигнал устанавливает RS-триггер 5 в единичное состояние по S-входу что вызывает установление на выходе демодулятора в!" значения демодулируемой информации.

При различных чередованиях "Iп и О значений информации во входном сигнале демодулятора в регистр 12 записываются сигналы, формирующие

126113б

Составитель Н.Лазарев

Редактор M.Недолуженко Техред M,Õîäàíè÷ Корректор А.Зимокосов

Заказ 5247/59

Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4!5

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул.Проектная,4 на выходах его разрядов в двоичном коде числа 11 и 7 при "0" значении информации во входном сигнале и числа 13 и 14 при "1" значении информации в входном сигнале демодулятора. Эти числа дешифратором 11 дешифрируются сигналами на выходах нулевого и единичного значения информации дешифратора ll ° Дешифратор ll реализуется в соответствии с переклю- 10 чательными функциями

F„ „ = 1 ° 2 4 8 V 2 4 8, F, 1 248 V 1 ° 248, 15

Формула изобретения

Демодулятор сигналов с минимальной частотной манипуляцией, содержащий на входе последовательно вклю- 20 ченные усилитель-ограничитель, удвоитель частоты, блок фазовой автоподстройки частоты и делитель частоты, причем выход усилителя-ограничителя подключен к первому входу сумматора . по модулю два, о т л и ч а ю щ и й— с я тем, что, с целью повышения помехоустойчивости, в него введены дополнительный делитель частоты, блок сравнения чисел, три дополнительных 30 сумматора по модулю два, дешифратор, три регистра и RS-триггер, выход которого является выходом демодулятора, а S- u R-входы соответственно соединены с выходами единичного и нулевого значения информации дешифратора, входы которого подключены„ к выходам первого регистра, установочный S- и информационный D-входы первого разряда которого объединены с40 информационными D âõîäàMH первых разрядов второго и 1 ретьего регистров и соединены с выходом первого дополнительного сумматора по модулю два, один вход которого подключен к первому входу сумматора по модулю два и первым входам второго и третьего дополнительных сумматоров по модулю, два, другие входы которых подключены соответственно к прямому и инверсному выходам дополнительного делителя частоты, вход которого подключен к объединенным прямому выходу основного делителя частоты, другому входу первого дополнительного сумматора по модулю два и тактовому С-входу третьего регистра, информационный Dвход второго разряда которого подключен к объединенным установочному

S- и информационному D-входам третьего разряда первого регистра, выходу второго дополнительного сумматора по модулю два и информационному Dвходу второго разряда второго регистра, тактовый С-вход которого подключен к инверсному выходу основного делителя частоты и второму входу сумматора по модулю два, выход которого подключен к установочному Sи информационному D-входам второго разряда первого регистра, установочный S- и информационный 0-входы четвертого разряда которого подключены к выходу третьего дополнительноГо сумматора по модулю два, при этом тактовый С-вход первого регистра . подключен к выходу блока сравнения чисел, входы которого подключены соответственно к выходам второго и третьего регистров.