Устройство для выделения моментов экстремумов сигнала

 

СО(ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИ1

РЕСПУБЛИК

А1 (19) (111 (511 4 Н 03 К 5 153

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "-

К ASTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ о (21) 3907804/24-21 (22) 11.06.85 (46) 15.10.86. Бюл. Я- 38 (72) А.Б. Акулинчев и С.Н. Хлевной (53) 621.374.34 (088,8 ) (56) Авторское свидетельство СССР

В 1029410, кл. Н 03 М 1/42, 1981.

{54) УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ МОМЕНТОВ ЭКСТРЕМУМОВ СИГНАЛА (57) Изобретение может быть использовано в устройствах анализа формы исследуемого сигнала, а также в устройствах непрерывно-дискретного преобразования. Цель изобретения — повышение быстродействия устройства.

Устройство содержит источник 1 эта.лонных напряжений, компараторы 2, элементы 3 задержки, элементы И 4 первой группы, шифратор 10. Введение элементов И 6 второй группы,,элементов ИЛИ 7, 8, элементов 9 и 12 задержки, регистра ll, блока 13 анализа, включающего элементы ИЛИ 14, триггеры 15, элементы 16 задержки и элементы И 17 и образование новых связей в устройстве позволяют исследовать сигналы на экстремум и оценить их величину, максимальная скорость изменения которых во много раз больше. 1 з.п. ф-лы, 1 ил. .с

1264319

10

25

40

55

Изобретение относится к импульсной технике и может быть использова" но в устройствах анализа формы иссле-, дуемогб сигнала, а также в устройствах непрерывно-дискретного преобразования.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена функциональная схема устройства для выделения моментов экстремумов сигнала.

Устройство содержит источник 1 эталонных напряжений, компараторы 2, первые элементы 3 задержки, элементы

И 4 первой группы, элемент ИЛИ-НЕ 5, элементы И 6 второй группы, элементы

ИЛИ 7 и 8, второй элемент 9 задержки, шифратор 10 регистр ll, третьи элементы 12 задержки и блок 13 анализа, содержащий элементы ИЛИ 14, триггеры 15, элементы 16 задержки и элемент И 17. На чертеже обозначены также шина 18 подачи исследуемого сигнала, шина 9 установки устройства в исходное состояние, шины 20 и 21, по которым снимаются импульсы, соответствующие элементам максимумов и минимумов исследуемого сигнала соответственно, и шины 22 съема цифрового эквивалента исследуемого сигнала в моменты максимумов и минимумов.

Источник 1 эталонных напряжений формирует эталонные напряжения с дискретностью Ь, равной шагу квантования исследуемого сигнала. Выходы источника 1 эталонных напряжений подключены к инверсным входам компараторов 2, прямые входы которых соединены с шиной 18, по которой подается исследуемый сигнал, прямой выход старшего компаратора 2 и инверсный выход младшего компаратора 2 подключены к соответствующим входам элемента ИЛИ-НЕ 5, прямые выходы остальных компараторов 2 подключены к первым входам элементов И 4 первой группы, вторые входы которых соединены через элементы 3 задержки с инверсными выходами более старших комнараторов 2. Выходы элементов И 4 подклю,чены к оставшимся входам элемента

ИЛИ-НЕ 5. Входы каждого элемента И

6 второй группы соединены с прямым входом одного из компараторов 2 и выходом соответствукнщего ему элемента 3 задержки, а их выходы подключены к входам элемента ИЛИ 7, выход которого подключен к первым входам второго элемента ИЛИ 14 и первого триггера 15. Триггеры 15 представляют собой RS -триггеры. Выход элемента ИЛИ"HE 5 подключен к первым входам первого элемента ИЛИ 14 и второгп триггера 15 блока 13 анализа.

Шина 19 подключена к третьему входу блока 13 анализа, первый и второй выходы которого через элементы

12 задержки соединены с соответствующими шинами 20 и 21 Первый и второй выходы блока 13 анализа через элемент

ИЛИ 8 соединены также с управляющим входом выходного регистра 11, выходы которого являются выходными шинами

22 устройства, по которым снимается код цифрового эквивалента, соответствующего максимумам и минимумам.

Входы выходного регистра 11 соединены с выходами шифратора 10, входы которого соединены с выходами элементов 9 задержки, входы которых соединены с прямыми выходами компараторов

2. Элементы 9 задержки задерживают унитарный код с выходов компараторов

2 на время 4t< (, — время задержки распространения сигнала одним логическим элементом), т. е. на то вермя, которое проходит с момента срабатывания компараторов 2 до появления импульса на управляющем входе регистра

11 минус время переходных процессов в блоках 10 и ll. Это обеспечивает более точное соответствие цифрового

35 эквивалента экстремальному значению быстро меняющегося сигнала. Шифратор

- 10 осуществляет преобразование унитарного кода в цифровой код, наиболее удобный для последующей обработки.

Элементы 12 задержки задерживают . импульсы, соответствующие моментам максимума и минимума сигнала, на время 1<, равное времени задержки элемента ИЛИ 8, для точного соответствия моменту появления выходного импульса на шине 20 или 21 и появле,ния его цифрового эквивалента на шинах 22.

S-вход первого триггера 15 соединен с первым входом второго элемента ИЛИ 14 и первым входом блока 13 анализа, 5 -вход. второго триггера 15 соединен с первым входом первого элемента ИЛИ 14 и вторым входом блока

13 анализа. Вторые входы элементов

ИЛИ 14 соединены с третьим входом блока 13 анализа, а их выходы — с

1264319

R-входами соответствующих триггеров

15, прямые выходы которых через элементы 16 задержки, а инверсные непосредственно соединены с входами соответствующих элементов И 17, выходы 5 которых являются первым и вторым выходами блока 13 анализа.

Устройство работает следующим образом.

В начальный момент по шине 19 пос-»0 тупает импульс, который через элементы ИЛИ 14 устанавливает триггеры 15 в нулевое состояние.

Исследуемый сигнал поступает по шине 18 на первые входы компараторов 15

2, которые, сравнивают его с эталонными напряжениями, поступающими с источника 1 эталонных напряжений. При этом число единиц на выходах компараторов 2 соответствует цифровому экви-20 валенту исследуемого сигнала в унитарном коде.

При увеличении исследуемого сигнала, т.е. при последовательном срабатывании компараторов 2 в сторону более старшего компаратора 2, на выходе элемента И 6, соответствующего срабатываемому компаратору 2, появляется импульс длительностью, равной времени задержки соответствующего 30 элемента 3 задержки. Таким образом, импульсы на выходах элементов И 6 появляются только при изменении сигнала на прямых выходах соответствующих компараторов 2 от логического нуля к логической единице. При обратном процессе, т.е. при уменьшении исследуемого сигнала, импульсы на выходах элементов И 6 не появляются.

Таким образом на выходе элемента ИЛИ 40

7 формируется последовательность импульсов, показывающая, что исследуемый сигнал увеличивается, при этом если исследуемый сигнал увеличивается от своего минимального значения 45 до максимального за время, равное времени задержки одним элементом 3 задержки, то на выходе элемента ИЛИ

7 появляется только один импульс, показывающий, что исследуемый сигнал 50 увеличивается.

При неизменном исследуемом сигнале сигнал логической единицы формируется только на выходе одного из элементов И 4, т.е. элемента И 4, соответствующего самому старшему сработавшему компаратору. Таким образом, при неизменном исследуемом сигнале всегда на выходе элемента ИЛИ-НЕ 5 формируется сигнал логического нуля.

При увеличении исследуемого сигнала за счет задержки сигнала с инверсного выхода сработавшего компаратора на время а элементом 3 задержки единица на время, равное Г, появляется на выходах соседних элементов И 4, вследствие чего на выходе элемента

ИЛИ-НЕ 5 при увеличении исследуемого сигнала всегда присутствует сигнал логического нуля.

При уменьшении исследуемого сигнала на всех входах элемента ИЛИ-НЕ

5 на время сигналы становятся равными логическому нулю, т.е. на его выходе формируется сигнал логической единицы, который показывает, что исследуемый сигнал уменьшился. При этом если уменьшение исследуемого сигнала происходит от его максимального значения до минимального за время, равное, то на выходе элемента ИЛИ-НЕ 5 все равно формируется сигнал логической единицы, равной по длительности о

Таким образом, на выходе элемента ИЛИ 7 формируются импульсы при увеличении исследуемого сигнала, а на выходе элемента ИЛИ-НЕ 5 — при уменьшении.

В блоке 13 анализа сигналы логической единицы на выходах элементов

И 17 формируются только при изменении состояния соответствующих им триггеров 15 от логической единицы к логическому нулю. Вследствие этого пЕрвый импульс, появившийся на 5— входе первого или второго триггера

15 после установки их в нулевое состояние, не вызывает появление импульсов на выходах элементов И 17. Если на -вход первого триггера 15 поступает с выхода элемента ИЛИ 7 импульс, свидетельствующий о том, что исследуемый сигнал увеличивается, а затем на R -вход этого же триггера поступает через первый элемент ИЛИ

14 импульс с выхода элемента ИЛИ-НЕ

5, свидетельствующий о том, что исследуемый сигнал уменьшается, то на выходе первого элемента И 17 формируется сигнал логической единицы, по длительности равный времени задержки первого элемента 16 задержки. При уменьшении исследуемого сигнала, а затем при его увеличении импульс ло319 6 ный выход компаратора младшего разСоставитель Ю. Сибиряк

Техред JI.Îëåéíèê

Редактор А. Огар

Корректор А. Зимокосов

Заказ 5573/56

Тираж 816

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

3 1264 гической единицы формируется на .выходе второго элемента И 17.

Таким образом, на выходной шине устройства 20 формируются импульсы, соответствующие моментам максимумов исследуемого сигнала, а на шине 21 импульсы, соответствующие моментам минимумов исследуемого сигнала.

Эти импульсы через элемент ИЛИ 8 10 поступают на управляющий вход выходного регистра 11, вследствие чего код цифрового эквивалента исследуе; мого сигнала в момент экстремума заносится в выходной регистр 11, где 15 и Сохраняется неизменным до следующего экстремума.

Формула изобретения

2О

1. Устройство для выделения моментов экстремумов сигнала, содержащее источник -эталонных напряжений, выходы которого подключены к первым входам кс мпараторов, прямой выход компа- 25 ратора старшего разряда соединен с первым входом элемента ИЛИ-НЕ, прямые выходы остальных компараторов подключены к первым входам соответствующих элементов И первой группы, 30 второй вход каждого из которых через соответствующий первый элемент задержки соединен с инверсным выходом компаратора более старшего разряда, выходы элементов И первой группы сое-35 динены с входами элемента ИЛИ-НЕ, а также шифратор, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия устройства, в него введены элементы И второй группы, первый, второй элементы ИЛИ, второй, третий элементы задержки, регистр, блок анализа, причем прямые выходы компараторов подключены к входам второго элемента задержки, выходы которого подключены к соответствующим входам шифратора, выходы которого подключены к входам регистра, инверс-. ряда подключен к соответствующему входу элемента ИЛИ-НЕ, прямые выходы компараторов непосредственно, а инверсные выходы через первые элементы задержки подключены к входам соответствующих элементов И второй группы, выходы которых подключены к входам первого элемента ИЛИ, выход которого подключен к первому входу блока анализа, второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выходы блока анализа через второй элемент

ИЛИ подключены к управляющему входу регистра, выходы которого соединены с шиной цифрового эквивалента сигнала, шины сигналов максимума и минимума соединены с выходами третьих элементов задержки, входы которых подключены к соответствующим выходам блока анализа, третий вход которого соединен с шиной установки устройства в исходное состояние, вторые входы компараторов соединены с шиной подачи исследуемого сигнала.

2. Устройство по п.l, о т л ич а ю щ е е с я тем, что блок анализа содержит первый, второй элемента ИЛИ, первый, второй триггеры, первЬ|й, второй элементы задержки, первый, второй элементы И, причем 5вход первого триггера соединен с первым входом первого элемента ИЛИ и первым входом блока анализа, 5 -вход второго триггера соединен с первым входом второго элемента ИЛИ и вторым входом блока анализа, вторые входы первого и второго элементов ИЛИ объединены и соединены с третьим входом блока анализа, а их выходы соединены с R -входами соответствующих триггеров, прямые выходы которых через соответствующие первый, второй элементы задержки, а инверсные непосредственно соединены с входами соответствующих первого, второго элементов

И, выходы которых являются первым и вторым выходами блока анализа.